存储系统结构

3. SRAM存储器芯片实例 在了解了SRAM的内部组成结构后，下 面我们通过实际中的存储器芯片来加以具体 说明。下图是2114存储器芯片(1K×4)的逻辑 结构方框图。
注意：由于读操作与写操作是分时进行
的，读时不写，写时不读，因此，输入三态 门与输出三态门是互锁的，数据总线上的信 息不致于造成混乱。
图3.8 2114的读写周期时序图
3.2.2 DRAM存储器 1．四管动态存储元 四管的动态存储电路是将六管静态存储元电 路中的负载管T3，T4去掉而成的。它和六管静 态存储元电路的区别： 写操作: 写数据靠T1,T2管栅极电容的存储作 用，在一定时间内可保留所写入的信息。 读操作: 先给出预充信号，使两个预冲电容达 到电源电压。字选择线使T5，T6管导通时，存 储的信息通过A，B端向位线输出。 刷新操作: 为防止存储的信息电荷泄漏而丢失 信息，由外界按一定规律不断给栅极进行充电， 补足栅极的信息电荷。
读数据有效
tCYC— 读周期时间 tRAS— RAS脉冲宽度 tCAS— CAS脉冲宽度 tRCS— 读命令建立时间 tRCH— 读命令保持时间 tDOH— 数据输出保持时间
tRAC
RAS CAS
tCYC tRAS tCAS
DRAM写周期
tCYC— tWCH— tWP— tCWL— tDS— tDH—
图示说明了一个采用双译码结构的存储单元矩阵的译码过程
驱动器: 双译码结构中，在译码器输出后加 驱动器，驱动挂在各条X方向选择线上的所有 存储元电路。 I/O电路：处于数据总线和被选用的单元之 间，控制被选中的单元读出或写入，放大信息。 片选: 在地址选择时，首先要选片,只有当片 选信号有效时，此片所连的地址线才有效。 输出驱动电路: 为了扩展存储器的容量，常 需要将几个芯片的数据线并联使用；另外存储 器的读出数据或写入数据都放在双向的数据总 线上。这就用到三态输出缓冲器。
2. 单管动态存储元
单管动态存储元电路由一个管子T1和一 个电容C构成。 写入：字选择线为“1”，T1管导通，写 入信息由位线(数据线)存入电容C中； 读出：字选择线为“1”，存储在电容C上 的电荷，通过T1输出到数据线上，通过读出 放大器即可得到存储信息。
单管存储元电路和四管存储元电路对比
5. 存储器的读、写周期 在与CPU连接时,CPU的控制信号与存储器 的读、写周期之间的配合问题是非常重要的。 读周期: 读周期与读出时间是两个不同的概 念。读出时间是从给出有效地址到外部数据总 线上稳定地出现所读出的数据信息所经历的时 间。读周期时间则是存储片进行两次连续读操 作时所必须间隔的时间，它总是大于或等于读 出时间。 写周期: 要实现写操作，要求片选CS和写命 令WE信号都为低，并且CS信号与WE信号相 “与”的宽度至少应为tW。
ns
位/秒， 字节/秒
表3.2 主存储器的主要几项技术指标
3.2 随机读写存储器 3.2.1 SRAM存储器 1. 基本存储元
基本存储元是组成存储器的基础和核心， 它用来存储一位二进制信息0或1。下图一个是 六管SRAM存储元的电路结构示意图。 它是由两个CMOS反相器交叉耦合而成的 触发器，一个存储元存储一位二进制代码。这 种电路有两个稳定的状态，并且A，B两点的电 位总是互为相反的，因此它能表示一位二进制 的1和0。下面我们来分析说明该存储元的读写 操作实现过程。

常用的刷新方式有三种： 集中式 分散式 异步式
集中式刷新：在整个刷新间隔内，前一段 时间重复进行读/写周期或维持周期，等到需 要进行刷新操作时，便暂停读/写或维持周期， 而逐行刷新整个存储器，它适用于高速存储 器。下图为刷新方式图。 分散式刷新：把一个存储系统周期tc分为两 半，周期前半段时间tm用来读/写操作或维持 信息，周期后半段时间tr作为刷新操作时间。 这样，每经过128个系统周期时间，整个存储 器便全部刷新一遍。 异步式刷新：是前两种方式的结合。即对 每一行在2ms之内相隔平均间隔刷新一次。
★ 按存储介质分 半导体存储器：用半导体器件组成的存储器。 磁表面存储器：用磁性材料做成的存储器。 ★ 按存储方式分 随机存储器：任何存储单元的内容都能被随 机存取，且存取时间和存储单 元的物理位置无关。 顺序存储器：只能按某种顺序来存取，存取 时间和存储单元的物理位储器(ROM)：存储的内容是固定不变的， 只能读出而不能写入的半导体存储器。 随机读写存储器(RAM)：既能读出又能写入的 半导体存储器。 ★ 按信息的可保存性分 非永久记忆的存储器：断电后信息即消失的 存储器。 永久记忆性存储器：断电后仍能保存信息的 存储器。 ★ 按在计算机系统中的作用分 根据存储器在计算机系统中所起的作用，可 分为主存储器、辅助存储器、高速缓冲存储器、 控制存储器等。
4. 存储器与CPU连接
CPU对存储器进行读/写操作，首先由地址 总线给出地址信号，然后要发出读操 作或写 操作的控制信号，最后在数据总线上进行信息 交流，要完成地址线的连接、数据线的连接和 控制线的连接。 存储器芯片的容量是有限的,为了满足实 际存储器的容量要求，需要对存储器进行扩展。 主要方法有： ★ 位扩展法 ★ 字扩展法 ★ 字位同时扩展法
写周期时间 写命令保持时间 写命令脉冲宽度
地址
行地址
列地址
tCWL
写命令开始到CAS 无效的时间 写入数据建立时间 写入数据保持时间
WR
tDS
tWCH tWP tDH
Din
写入有效数据
4. DRAM的刷新
动态MOS存储器采用“读出”方式进行 刷新。从上一次对整个存储器刷新结束到下 一次对整个存储器全部刷新一遍为止，这一 段时间间隔叫刷新周期。
图3.17
采用W4006AF构成的80386主存储器
(2)主存储器组成 上图右半部所示为80386主存储器的基 本构成,有4 个存储模块，每个模块存储容量 为1M×32位。在用W4006AF控制器构成存 储器时，几乎不需要外加电路，直接把 W4006AF同CPU和DRAM双方进行连接即 可。 要对主存容量进行扩充，只需扩充 DRAM芯片数量或更换存储容量更大的 DRAM芯片即可。
★ 位扩展法： 只加大字长，而存储器的字数与存储器 芯片字数一致,对片子没有选片要求使用。下 图为8K×1的RAM存储器芯片,组成8K×8位 的存储器连接结构图。
★ 字扩展法: 仅在字向扩充，而位数不变。需由片选 信号来区分各片地址。下图是用16K×8位的 芯片采用字扩展法组成64K×8位的存储器存 储器连接结构图。 ★ 字位同时扩展法: 一个存储器的容量假定为M×N位，若使用 L×k 位的芯片(L＜M,k＜N)，需要在字向和 位向同时进行扩展。此时共需要(M/L×(N/k) 个存储器芯片。
3.1.2 存储器的分级结构
为了解决对存储器要求容量大，速度快， 成本低三者之间的矛盾，目前通常采用多级 存储器体系结构，即使用高速缓冲存储器、 主存储器和外存储器。
名 称 高速缓冲 存储器 主存储器 外存储器 简称 Cache 主存 外存 用 途 特 点 高速存取指令和数据 存放计算机运行期间 的大量程序和数据 存放系统程序和大型 数据文件及数据库 存取速度快， 但存储容量小 存取速度较快， 存储容量不大 存储容量大， 位成本低
CPU 内部寄存器
主存储器 外存储器
高速缓冲存储器 cache 主存 磁 盘 cache 磁盘 磁带 光盘
图3.1 存储器系统的分级结构
3.1.3 主存储器的技术指标
主存储器的性能指标主要是： • 存储容量 • 存取时间 • 存储周期 • 存储器带宽 字存储单元即存放一个机器字的存储单元， 相应的地址称为字地址。一个机器字可以包含 数个字节，所以一个存储单元也可包含数个能 够单独编址的字节地址。 下面列出主存储器的主要几项技术指标：
名称 优 点 四管存储 外围电路比较简 元电路 单，刷新时不需 要另加外部逻辑 单管存储 元件数量少，集 元电路 成度高 缺 点 管子多，占用的芯 片面积大 需要有高鉴别能力 的读出放大器配合 工作，外围电路比 较复杂
3. DRAM存储芯片实例 DRAM存储器芯片的结构大体与SRAM 存储器芯片相似，由存储体与外围电路构成。 但它集成度要高，外围电路更复杂。下图是 16K×1位的DRAM存储器2116芯片的引脚图 和内部逻辑结构示意图和其读写时序图。
指标
存储 容量 存取 时间 存储 周期 存储器 带宽
含
义
表 现
存储空间的 大小 主存的速度
单 位
字数， 字节数 ns
在一个存储器中可以 容纳的存储单元总数 启动到完成一次存储 器操作所经历的时间 连续启动两次操作所 需间隔的最小时间 单位时间里存储器所 存取的信息量,
主存的速度
数据传输速 率技术指标
第三章 存储系统
3.1 3.2 3.3 3.4 3.5 3.6 3.7 存储器概述 随机读写存储器 只读存储器和闪速存储器 高速存储器 cache存储器 虚拟存储器 存储保护
3.1 存储器概述 3.1.1 存储器分类
存储器是计算机系统中的记忆设备，用 来存放程序和数据。构成存储器的存储介质， 目前主要采用半导体器件和磁性材料。存储 器中最小的存储单位就是一个双稳态半导体 电路或一个CMOS晶体管或磁性材料的存储 元，它可存储一个二进制代码。由若干个存 储元组成一个存储单元，然后再由许多存储 单元组成一个存储器。 根据存储材料的性能及使用方法不同， 存储器有各种不同的分类方法:
3.2.4 高性能的主存储器 1. EDRAM芯片
EDRAM芯片又称增强型DRAM芯片，它是在DRAM 芯片上集成了一个SRAM实现的小容量高速缓冲存 储器，从而使DRAM芯片的性能得到显著改进。 以SRAM保存一行内容的办法，对成块传送非 常有利。如果连续的地址高11位相同，意味着属 于同一行地址，那么连续变动的9位列地址就会使 SRAM中相应位组连续读出，这称为猝发式读取。 EDRAM的这种结构还带来另外两个优点： ●在SRAM读出期间可同时对DRAM阵列进行刷新。 ●芯片内的数据输出路径与输入路径是分开的， 允许在写操作完成的同时来启动同一行的读操作。
图3.14(a) 集中刷新方式
图3.14(b)
分散刷新方式
5. DRAM存储器控制电路
DRAM存储器的刷新需要有硬件电路的支持，包 括刷新计数器、刷新/访存裁决、刷新控制逻辑等。 这些控制线路形成DRAM控制器，它将CPU的信号变 换成适合DRAM片子的信号。 (1)地址多路开关：刷新时需要提供刷新地址，由 多路开关进行选择。 (2)刷新定时器： 定时电路用来提供刷新请求。 (3)刷新地址计数器：只用RAS信号的刷新操作， 需要提供刷新地址计数器。 (4)仲裁电路：对同时产生的来自CPU的访问存储 器的请求和来自刷新定时器的刷新请求的优先权进 行裁定。 (5)定时发生器：提供行地址选通信号RAS、列地 址选通信号CAS和写信号WE.
指标存储容量在一个存储器中可以容纳的存储单元总数存储空间的大小字数字节数存取时间启动到完成一次存储器操作所经历的时间主存的速度ns存储周期连续启动两次操作所需间隔的最小时间主存的速度ns存储器带宽单位时间里存储器所存取的信息量数据传输速率技术指标字节秒表32主存储器的主要几项技术指标32随机读写存储器321sram存储器基本存储元基本存储元是组成存储器的基础和核心它用来存储一位二进制信息0或1

A6 A5 A4 A3 A2 A1 A0 GND
1
16
DRAM 2116
7
8
Vcc WR RAS CAS Din Dout NC NC
DRAM 2116封装引脚
图3.11
16K＊1位DRAM芯片
RAS CAS
tCYC tRAS tCAS
DRAM读周期
地址 WR Dout
行地址
列地址
tRCH tRCS tCAC tDOH
3.2.3 主存储器组成实例
本节以DRAM控制器W4006AF为例，说 明80386中主存储器的构成方法。 下面是采用W4006AF构成的80386主存 储器简图，具体框图参看教材：P87页 (1)W4006AF的外特性 ① 可以控制两个存储体交叉访问； ② 可以对256KB—16MB的DRAM片子进 行访问； ③ 最多可控制128个DRAM片子； ④ 采用CAS在RAS之前的刷新方式。
图3.2 六管静态存储元电路工作过程演示
2. SRAM存储器的组成
图示3.3为SRAM存储器的结构框图。
其内部组成结构是： 存储体：存储单元的集合，通常用X选择线 (行线)和Y选择线(列线)的交叉来选择所需要的 单元。 地址译码器：将用二进制代码表示的地址转 换成输出端的高电位，用来驱动相应的读写电 路，以便选择所要访问的存储单元。地址译码 有两种方式。 单译码：适用于小容量存储器，一个地址译 码器 双译码：适用于大容量存储器，X向和Y向两 个译码器。