数字电子技术基础习题册答案7-11

第7章 时序逻辑电路
【7-1】已知时序逻辑电路如图7.1所示，假设触发器的初始状态均为0。

(1 )写出电路的状态方程和输出方程。

(2) 分别列出X =0和X =1两种情况下的状态转换表，说明其逻辑功能。

(3) 画出X =1时，在CP 脉冲作用下的Q 1、Q 2和输出Z 的波形。

1J 1K
C11J 1K
C1Q 1
Q 2
CP
X
Z
1
图7.1
解：
1．电路的状态方程和输出方程
n 1n
2n 11n 1Q Q Q X Q +=+ n 2
n 11n 2Q Q Q ⊕=+ CP Q Q Z 21=
2
．分别列出X =0和X =1两种情况下的状态转换表，见题表7.1所示。

逻辑功能为 当X =0时，为2位二进制减法计数器；当X =1时，为3进制减法计数器。

3．X =1时，在CP 脉冲作用下的Q 1、Q 2和输出Z 的波形如图7.1(b)所示。

题表7.1
Q Q Z
图7.1(b)
【7-2】电路如图7.2所示，假设初始状态Q a Q b Q c =000。

(1) 写出驱动方程、列出状态转换表、画出完整的状态转换图。

(2) 试分析该电路构成的是几进制的计数器。

Q c
图7.2
解：
1．写出驱动方程
1a a ==K J n
c
n a b b Q Q K J ⋅== n b n a c Q Q J = n a c Q K = 2．写出状态方程
n a 1n a Q Q =+ n a n a n a n a n c n a 1n b Q Q Q Q Q Q Q +=+ n
c n a n c n b n a 1n b Q Q Q Q Q Q +=+
3．列出状态转换表见题表7.2，状态转换图如图7.2(b)所示。

图7.2(b)
表7.2状态转换表
CP n
a n
b
c Q Q Q 0 0 0 0 1 0 0 1 2 0 1 0 3 0 1 1 4 1 0 0 5 1 0 1
6 0 0 0
n
4．由FF a 、FF b 和FF c 构成的是六进制的计数器。

【7-3】在二进制异步计数器中，请将正确的进位端或借位端（Q 或Q ）填入下表
解：
题表7-3
下降沿触发 由 Q 端引出进位 由Q 端引出借位
触发方式 加法计数器 减法计数器上升沿触发 由Q 端引出进位 由Q 端引出借位
【7-4】电路如图7.4(a)所示，假设初始状态Q 2Q 1Q 0=000。

1. 试分析由FF 1和FF 0构成的是几进制计数器；
2. 说明整个电路为几进制计数器。

列出状态转换表，画出完整的状态转换图和CP 作用下的波形图。

1J 1K
C11J 1K
C11J 1K
C1CP
FF1FF2FF0CP
Q 0Q 2
Q 1
(a) (b) 图7.4
解：
1、由FF 1和FF 0构成的是三进制加法计数器（过程从略）
2、整个电路为六进制计数器。

状态转换表（略），完整的状态转换图 和CP 作用下的波形图如下图。

CP Q0Q1
Q2
【7-5】某移位寄存器型计数器的状态转换表如表7.5所示。

请在图7.5中完成该计数器的逻辑图，可以增加必要的门电路。

要求：写出求解步骤、画出完整的状态转换图。

（Q 3为高位）
图7.5
解：
(1) 根据状态转换表画次态卡诺图，求出状态方程。

0001111001
0001
1000
0000
00111100
´´´´´´´´
11100111
´´´´´´´´
´´´´´´´´´´´´´´´´´´´´n 1Q n 0Q n 3Q n 2
Q n+13Q n+12Q 1Q 0
Q n+1n+1
n+1n n 310Q Q Q =； n+1n 23Q Q =； n+1n 12Q Q =； n+1n
11Q Q =
(2) 由状态方程写驱动方程。

n n 310D Q Q =； n 23D Q =； n 12D Q =； n 01D Q =
(3) 验证自启动，画完整状态转换图。

电路可自启动。

(4) 电路图如下图。

CP
【7-6】在图7.6(a)所示电路中，由D 触发器构成的六位移位寄存器输出Q 6 Q 5 Q 4 Q 3 Q 2 Q 1的初态为010100，触发器FF 的初态为0，串行输入端D SR =0。

请在图7.6 (b)中画出A 、Q 及B 的波形。

CP
CP
(a)
(b)
图7.6
解：波形图如图7.6(b)所示。

CP A Q B
图7.6(b)
【7-7】分析图7.7所示电路，说明它们是多少进制计数器？
Q D 74LS161RCO Q C Q B Q A ET EP D C B A CR LD
CP
CP
1
1
1
(a) (b)
图7.7
解：
图(a)，状态转换顺序[Q D Q C Q B Q A ]=0→1→2→3→4→5→6→0，是7进制计数器； 图(b)，[Q D Q C Q B Q A ]=6→7→8→9→10→11→12→13→14→15→6，是10进制计数器；
【7-8】分析图7.8所示电路的工作过程
1. 画出对应CP 的输出Q a Q d Q c Q b 的波形和状态转换图（采用二进制码的形式、 Q a 为高位）。

2. 按Q a Q d Q c Q b 顺序电路给出的是什么编码？
3. 按Q d Q c Q b Q a 顺序电路给出的编码又是什么样的？
P
C
图7.8 解：
1 状态转换图为
2按Q a Q d Q c Q b 顺序电路给出的是5421码。

3. 按Q d Q c Q b Q a 顺序电路给出的编码如下
0000→0010→0100→0110→1000→0001→0011→0101→0111→1001→0000
【7-10】试用2片4位二进制计数器74LS160采用清零法和置数法分别实现31进制加法计数器。

解：答案略。

【7-9】图7.9为由集成异步计数器74LS90、74LS93构成的电路，试分别说明它 们是多少进制的计数器。

Q Q C Q D
Q A B 74LS93
CP A
CP B P
C R 0(1)
R 0(2)Q Q C Q D
Q A B 74LS90
CP A CP B
P
C R 0(1)
R 0
(2)S 0(1)S 0(2)
(a) (b)
(c)
图7.9
解：
图(a)，状态转换顺序[Q D Q C Q B ]=0→1→2→0，是3进制计数器； 图(b)，状态转换顺序[Q D Q C Q B ]=0→1→2→3→0，是4进制计数器； 图(c)，是37进制计数器。

【7-11】图7.12所示为一个可变进制计数器。

其中74LS138为3线/8线译码器，当S 1=1且032==S S 时，进行译码操作，即当A 2A 1A 0从000到111变化时，71~Y Y 依次被选中而输出低电平。

74LS153为四选一数据选择器。

试问当MN 为各种不同取值时，可组成几种不同进制的计数器？简述理由。

Y 0Y 1Y 2Y 3Y 4Y 5Y 6Y 7
E 3E 2E 1
B 0B 1B 2
D 0
D 1
D 2D 3
A 0A 1S
L 74LS138
74LS1531J 1K C11J 1K C11J 1K C11J 1K
C1CP
1
Q 1
Q 2
Q 3
Q 4
R
R
R
R
图7.11
解：
4个JK 触发器构成二进制加法计数器，当计数到 [Q 4Q 3Q 2Q 1]=10000时，74LS138满足使能条件，对[Q 3Q 2Q 1]的状态进行译码，译码器的输出Y 经过4选1数据选择器74LS153，在[MN ]的控制下，被选中的Y 信号，以低电平的形式对计数器清零。

不同的[MN ]即可改变图7.11所示电路的计数进制，具体见下表。

第8章 存储器
【8-1】 填空
1．按构成材料的不同，存储器可分为磁芯和半导体存储器两种。

磁芯存储器利用 来存储数据；而半导体存储器利用 来存储数据。

两者相比，前者一般容量较 ；而后者具有速度 的特点。

2．半导体存储器按功能分有 和 两种。

3．ROM 主要由 和 两部分组成。

按照工作方式的不同进行分类，ROM 可分为 、 和 三种。

4．某EPROM 有8条数据线，13条地址线，则存储容量为 。

5．DRAM 速度 SRAM ，集成度 SRAM 。

6．DRAM 是 RAM ，工作时（需要，不需要） 刷新电路；SRAM 是 RAM ，工作时（需要，不需要） 刷新电路。

7. FIFO 的中文含义是 。

解：
1．正负剩磁，器件的开关状态，大，快。

2．ROM ，RAM 。

3．地址译码器，存储矩阵，固定内容的ROM 、 PROM ，EPROM 三种。

4．213×8。

5．低于，高于。

6．动态，需要；静态，不需要。

7．先进先出数据存储器。

【8-2】图8.2是16×4位ROM ，A 3A 2A 1A 0为地址输入，D 3D 2D
1D 0为数据输出，试分别写出D 3、D 2、D 1和D 0的逻辑表达式。

A A A A 3 2 1
图8.2
解：
⎪⎪
⎪⎩⎪⎪⎪
⎨
⎧∑=⋅
=∑==)m(0,5,9,133
12,15)m(3,6,9,12100D A A D D A D
【8-3】用16×4位ROM 做成两个两位二进制数相乘（A 1A 0×B 1B 0）的运算器，列出真值
表，画出存储矩阵的阵列图。

解：
图8.3
【8-4】由一个三位二进制加法计数器和一个ROM 构成的电路如图8.4(a)所示 1．写出输出F 1、F 2和F 3的表达式；
2．画出CP 作用下F 1、F 2和F 3的波形（计数器的初态为”0“）
·CP
Q 2Q 1Q 0F 1 F 2
F 3F 1F 2F 3
计数器地址
译码
器CP
(a) (b)
图8.4
解：
1． ⎪⎪⎩⎪
⎪⎨⎧⋅=⋅⋅+⋅+⋅⋅=⋅+⋅+⋅=0
13012012012201212011Q Q F Q Q Q Q Q Q Q Q Q F Q Q Q Q Q Q Q F
2．
C P F1F2F3
图8.4（b ）
【8-5】用ROM 实现全加器。

解：
0m 1m 2m 3m 4m 5m 6m 7m
图8.5
第9章 可编程逻辑器件及Verilog 语言
【9-1】简述CPLD 与FPGA 的结构特点？ 解：
CPLD 采用了与或逻辑阵列加上输出逻辑单元的结构形式；而FPGA 的电路结构由若干独立的可编程逻辑模块组成，用户可以通过编程将这些模块连接成所需要的数字系统。

CPLD 属于粗粒结构，FPGA 属于细粒结构。

CPLD 是基于乘积项的可编程结构，而在FPGA 中，其基本逻辑单元LE 是由可编程的查找表（LUT ，Look-Up Table ）构成的， LUT 本质上就是一个RAM 。

【9-2】简述手工设计与PLD 设计的流程？ 解：
答：手工设计：第一步，设计电路，画出逻辑图；第二步，选择逻辑元器件。

第三步，进行正确的连线。

PLD的设计流程：首先根据设计要求写出相应的逻辑表达式，画出设计草图，接着在计算机上利用PLD软件通过原理图输入方式或硬件描述语言（HDL）输入方式输入逻辑设计描述，经计算机仿真验证后，下载到PLD器件中，最后再通过外部实际输入输出对设计进行验证。

【9-3】用PLD器件实现的电路仿真结果如图9.4所示，请指出电路的功能。

(a)
(b)
(c)
图9.4
解：
图P9.4 (a)为二选一数据选择器，图P9.4 (b) 边沿型D触发器，图P9.4 (c)为电平触发D触发器。

【9-4】Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进行仿真。

module count(out,data,load,reset,clk);
output[7:0] out;
input[7:0] data;
input load,clk,reset;
reg[7:0] out;
always @(posedge clk)
begin
if (!reset) out = 8'h00;
else if (load) out = data;
else out = out - 1;
end
endmodule
解：
Verilog语言程序清单如下，写出电路的逻辑功能，并通过QuartusII进行仿真。

module count(out,data,load,reset,clk);
output[7:0] out;
input[7:0] data;
input load,clk,reset;
reg[7:0] out;
always @(posedge clk)
begin
if (!reset) out = 8'h00;
else if (load) out = data;
else out = out - 1;
end
endmodule
【9-5】Verilog语言程序清单如下，写出电路的逻辑功能表，并通过QuartusII进行仿真。

module yima(A,EN,Y);
output [7:0] Y;
input [2:0] A;
input EN;
reg[7:0] Y;
wire [3:0] temp={A,EN};
always
case (temp)
4'b0001 : Y=8'b00000001;
4'b1001 : Y=8'b00000010;
4'b0101 : Y=8'b00000100;
4'b1101 : Y=8'b00001000;
4'b0011 : Y=8'b00010000;
4'b1011 : Y=8'b00100000;
4'b0111 : Y=8'b01000000;
4'b1111 : Y=8'b10000000;
default : Y=8'b11111111;
endcase
endmodule
解：
3输入8输出译码器。

仿真波形图见P9.5(a)，仿真电路图见P9.5(b)。

(a)仿真波形图
(b) 仿真电路图
图9.5
【9-6】Verilog语言程序清单如下，写出电路的逻辑功能表，并通过QuartusII进行仿真。

module bianma(Y,A);
output [2:0] A;
input [7:0] Y;
reg [2:0] A;
wire [7:0] temp=Y;
always
case (temp)
8'b00000001: A=3'b000;
8'b00000010: A=3'b100;
8'b00000100: A=3'b010;
8'b00001000: A=3'b110;
8'b00010000: A=3'b001;
8'b00100000: A=3'b101;
8'b01000000: A=3'b011;
8'b10000000: A=3'b111;
default A=3'b000;
endcase
endmodule
解：
8输入3输出编码器。

仿真波形图见P9.6(a)，仿真电路图见P9.6(b)。

（a）仿真波形图
(b) 仿真电路图
图P9.6
【9-7】用V erilog 写出60进制计数器的程序，并进行仿真
第10章 脉冲产生及变换电路
【10-1】试计算图10.1中单稳态触发器74LS122的暂稳态时间，R ext =10k Ω、C ext =100nF 。

图10.1
解：
根据图中所给参数，暂稳态时间t w
t w =0.32R ext C ext =0.7´10´103´100´10-9=0.32ms
【10-2】图10.2（a ）是由555定时器构成的单稳态触发电路。

1.简要说明其工作原理； 2.计算暂稳态维持时间t w
3.
画出在图10.2（b
）所示输入u i 作用下的u C 和u O 的波形。

4.若u i 的低电平维持时间为15ms ，要求暂稳态维持时间t w 不变，应采取什么措施？
+5V
F
μo
(a) （b ）
u t (ms)
(ms)(ms)
u u
图10.2
解：
1、工作原理（略）；
2、暂稳态维持时间t w =1.1RC=10ms ；
3、u c 和u o 的波形如下图：
u o
u c
t t t
u i (ms)
(ms)(ms)5 10 25 30 45 50
3.33V
4若u i 的低电平维持时间为15m s ，要求暂稳态维持时间t w 不变，可加入微分电路
【10-3】图10.3（a ）为由555定时器和D 触发器构成的电路，请问：
1．555定时器构成的是那种脉冲电路？
2．在图10.3（b ）中画出u c 、u 01、u 02的波形； 3．计算u 01和u 02的频率。

0.1 F t
u c
u u u μ
（a ） （b ）
图10.3
解：
1、555定时器构成多谐振荡器
2、u c, u o 1, u o 2的波形
u c u o 1u o 2
t t t 1.67V
3.33V
3、u o 1的频率f 1=
1
074501316..
H z ´´≈ u o 2的频率f 2=158H z
【10-4】由555定时器构成的电路如图10.4 (a)所示，其中CC 5V V =、S 4V U =。

回答下列问题：
1. 说明由555定时器构成的电路名称。

2. 如果输入信号u i 如图10.4 (b)所示，画出电路输出u o 的波形。

V CC
u o
1
2
34
5678555
u i
-
+S
u i u o
(a)
(b)
图10.4
解：
1. 该电路为555定时器构成的施密特触发器。

………………………..................…(3分)
2. 由电路图可知，电路的阈值电压为
TH1s 4V U U ==
TH 2s 1
2V 2
U U ==
在给定输入u i 信号条件下，电路输出u o 的波形如图10.4(b)所示。

…………......…(3分)
u u o
图10.4(b)
【10-5】由555定时器构成的施密特触发器如图10.5（a ）所示。

1．在图（b ）中画出该电路的电压传输特性曲线；
2．如果输入u i 为图（c ）的波形；所示信号，对应画出输出u O 的波形； 3．为使电路能识别出u i 中的第二个尖峰，应采取什么措施？
4．在555定时器的哪个管脚能得到与3脚一样的信号，如何接法？
+6V
o
5
（a ）
i (V)
u o
(V)
t
u u
（b ） （c ）
图10.5
+6V
u O
5
u I
I u /O u O u I u t
(c)
(a)
(b)
V
//V
/
图10.5(b)
解：
1．见图10.5(b)所示。

2. 见图10.5(c)所示。

3. 为使电路能识别出u I 中的第二个尖峰，应使5脚接3V 左右控制电压，降低阈值。

4. 7脚，在 7脚与电源间接上拉电阻。

【10-6】 由555定时器构成的电子门铃电路如图10.6所示，按下开关S 使门铃Y 鸣响，且抬手后持续一段时间。

1. 计算门铃鸣响频率；
2. 在电源电压V CC 不变的条件下，要使门铃的鸣响时间延长，可改变电路中哪个元件的参数？
3. 电路中电容C 2和C 3具有什么作用？
0.1μR R V CC
图10.6
解：
1. 已知555定时器构成多谐振荡器，门铃振荡频率为
121
11 1.01kHz 0.7(2)f T R R C =
=≈+ 2. R 3和C 4构成放电回路，使两个参数增大，可延长放电时间常数34R C τ≈。

3. 电容C 2具有滤波作用，抑制电源中的高频干扰； 电容C 3具有“通交流、阻断直流”作用。

【10-7】 图10.7为由两个555定时器接成的延时报警器，当开关S 断开后，经过一定的延迟时间t d 后扬声器开始发出声音。

如果在迟延时间内闭合开关，扬声器停止发声。

在图中给定的参数下，计算延迟时间t d 和扬声器发出声音的频率。

S
0.01μF
图10.7
解：
延迟时间d 1.111s t RC ==
扬声器发出声音的频率
122
1110k Hz 0.7(2)f T R R C =
≈=+
第11章 数模与模数转换器
【11-1】填空
1．8位D/A 转换器当输入数字量只有最高位为高电平时输出电压为5V,若只有最低位为高电平，则输出电压为 。

若输入为，则输出电压为 。

2．A/D 转换的一般步骤包括 、 、 和 。

3．已知被转换信号的上限频率为10kH Z ，则A/D 转换器的采样频率应高于 。

完成一次转换所用时间应小于 。

4．衡量A/D 转换器性能的两个主要指标是 和 。

5．就逐次逼近型和双积分型两种A/D 转换器而言， 抗干扰能力强； 转换速度快。

解：
1． 40mV ， 5.32V 。

2． 采样 ，保持 ，量化 ， 编码 。

3． 20kHz ， μs 50。

4． 精度 ， 速度 。

5． 双积分型， 逐次逼近型。

【11-2】对于一个8位D/A转换器，若最小输出电压增量为0.02V，试问当输入代码为时，输出电压u o为多少伏？若其分辨率用百分数表示是多少？
解：
输出电压U o=1.54V；分辨率为1/（28-1）。

【11-3】图11.3为一个由四位二进制加法计数器，D/A转换器，电压比较器和控制门组成的数字式峰值采样电路。

若被检测信号为一个三角波，试说明该电路的工作原理（测量前R端加负脉冲，使计数器清零）。

若要使电路正常工作，对输出信号有何限制？
在d
O u i
图11.3
解：
首先将二进制计数器清零，使u O=0。

加上输入信号（U i>0)，比较器A输出高电平，打开与门G，计数器开始计数，u O增加。

同时u I亦增加，若u I>u O，继续计数，反之停止计数。

但只要u O未达到输入信号的峰值，就会增加，只有当u O=u Imax时，才会关闭与门G，使之得以保持。

【11-4】双积分型A/D转换器如图11.4所示，请简述其工作原理并回答下列问题：1．若被检测电压U I(max)=2V，要求能分辨的最小电压为0.1mV，则二进制计数器的容量应大于多少？需用多少位二进制计数器？
2．若时钟频率f CP=200kHz，则采样时间T1=?
3．若f CP=200kHz，U I<V REF=2V，欲使积分器输出电压U O的最大值为5V，积分时间常数RC应为多少。

U -V 0
N-1
图11.4
解：
1. 若被检测电压U Imax =2V ，要求能分辨的最小电压为0.1mV ，则二进制计数器的容量应大于20000；需用15位二进制计数器。

2. 若时钟频率f CP =200kHz ，则采样时间T 1=215×5μs =16
3.8ms 3.
1
2V 5V T RC
´= RC =409.5ms
【11-5】有一个逐次逼近型8位A/D 转换器，若时钟频率为250kH Z 。

1．完成一次转换需要多长时间？
2．有一个A/D 转换器，电压砝码与输入电压u i 逐次比较的波形如图11.5所示，则A/D 转换器的输出为多少？
5V
t
图11.5
解：
1．完成一次转换需要36μs 。

2．A/D 转换器的输出为。

【11-6】双积分型A/D 转换器如图11.6所示。

试问：
1．若被检测信号的最大值为V 2(max)I =u ，要能分辨出输入电压的变化小于等于
2mV ，则应选择多少位的A/D 转换器？
2．已知时钟脉冲CP 的频率为32kHz ，若要求采样时间T 1＝31ms ，则计数器应预置的初值为多少？
3． 若输入电压大于参考电压，即||||REF I V u ，则转换过程中会出现什么现象？
图11.6
解：
1．10位。

3. 积分器输出过零时，计数器超过最大值，产生溢出现象。

【11-7】 试分析图11.7所示电路的工作原理，存储器中存储的信息见表11.7，画出输出电压U o 的波形。

图11.7
解：
o
11.7 EPROM 2716存储内容
CP
u
O
-0.625V
-1.25V
-1.875V
-2.5V
图11.7（b）。