清华大学《数字集成电路设计》周润德 第5章 CMOS反相器

第五章 CMOS 反相器 第一节 对逻辑门的基本要求
（1）鲁棒性（用静态或稳态行为来表示）
静态特性常常用电压传输特性（VTC）来表示（即输出与输入的关系）， 传输特性上具有一些重要的特征点。

逻辑门的功能会因制造过程的差异而偏离设计的期望值。

V(y) 电压传输特性（直流工作特性）
VOH f
V(y)=V(x)
VM
开关阈值
VOL VOL VOH
VOH = f(VOL) VOL = f(VOH) VM = f(VM)
V(x)
额定电平
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（2）噪声容限：芯片内外的噪声会使电路的响应偏离设计的期望值 （电感、电容耦合，电源与地线的噪声）。

一个门对于噪声的敏感程度由噪声容限表示。

可靠性―数字集成电路中的噪声
v(t) i(t)
V DD
电感耦合
电容耦合
电源线与地线噪声
噪声来源： （1）串扰 （2）电源与地线噪声 （3）干扰 （4）失调 应当区分： （1）固定噪声源 （2）比例噪声源 浮空节点比由低阻抗电压源驱动的节点更易受干扰 设计时总的噪声容限分配给所预见的噪声源
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噪声容限（Noise Margin）
V
“1” V OH V IH
out OH 斜率 = -1
V
不确定区 斜率 = -1
IL
V “0” V
V
OL
OL V IL V IH V in
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噪声容限定义
"1"
噪声容限
（Noise Margin） 容许噪声的限度
V IH
高电平 噪声容限
V
OH
NM H
未定义区 低电平 噪声容限
V OL "0" NM L V IL
抗噪声能力
（Noise Immunity） 抑止噪声的能力
门输出
门输入
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理想逻辑门
V out
g=∞
Ri = ∞ Ro = 0 Fanout = ∞ NMH = NML = VDD/2
V in
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早期的逻辑门
5.0 4.0 3.0 2.0 VM 1.0 NM H NM L
0.0
1.0
2.0
3.0 V in (V)
4.0
5.0
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（3） “再生”特性：逻辑门的“再生”特性使被干扰的信号能恢复到名义 的逻辑电平。

逻辑门具有“再生”特性的条件是合法区的增益小于1，过渡区的 增益大于1。

再生特性
out v3 f (v)
out v3 fin v(v)
v1 fin v(v)
v1 v3 f (v)
v2
再生特性
v0
in
v0
v2
in
不具有再生特性
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再生特性
v0
5
V (Volt)
v1
v2
v3
v4
v5
v6
3
v0
1
v1 v2
21
0
2
4 t (nsec)
6
8
10
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（4）逻辑门的“单向性”：输出电平的变化不应出现在任何一个输入上 但实际情况在输出与输入之间总有反馈。

（如密勒效应） （5）逻辑门的扇出（Fan-out) 和 逻辑门的扇入（Fan-in） 扇出（ Fan-out） 扇入（Fan-in）
N
M
扇出（Fan-out） N
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扇入（Fan-in） M
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（6）逻辑门的面积与复杂性（集成度与速度） （7）动态性能（由动态或瞬态响应来决定）
上升时间、下降时间（tr ，tf ） 传播时间（tPHL ，tPLH ，tP） 一个门的传播时间与扇出和扇入数有关 测量门的延时可以用环振电路（一般至少五级反相器） 实际电路的最高工作频率比环振测得的低50-100倍
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延时定义
V in
50% t V out tpHL tpLH 90% 50% 10% tf
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t tr
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环振荡器
v0
v1
v2
v3
v4
v5
v0
v1
v5
T = 2 X tpX N
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( 2 N t p >> t f + t r 时成立）
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一阶RC电路的延时
R
vout
C
vin
tp = ln (2) τ = 0.69 RC 这一模型可以用来模拟反相器延时
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（8）逻辑门的功耗 瞬时功耗: 峰值功耗: p(t) = v(t)i(t) = Vsupplyi(t) Ppeak = Vsupplyipeak
平均功耗: P = 1 t +T p (t )dt = Vsupply t +T i ave ∫t ∫t supply (t )dt T T 功率延时积 功率延时积（PDP） = E = 每操作消耗的能量 = Pav × tp 能量延时积 能量延时积（EDP） = 门的品质（度量）因子= E × tp
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功（热）耗对设计的要求：
功耗影响设计：封装、冷却、电源线尺寸、电源容量、集成度 功耗影响电路的可行性、成本、可靠性。

峰值功耗（确定电源线尺寸）、平均功耗（确定冷却、对电池要求） 动态功耗（翻转功耗）、静态功耗（漏电功耗） 传播延时与功耗的关系：功耗延时积、能量延时积
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一阶RC电路的能耗
R
vout
C
vin
T E0
T
Vdd ∫ 0 CL dV out = C L • V dd 2
= ∫ P ( t ) dt = V dd ∫ i sup ply( t ) dt = Vdd →1 0 0 T T Vdd
E ca p = ∫ P cap ( t ) dt = ∫ V out i ca p( t ) dt = 0 0
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1 2 C L Vout dVout = -- C • V dd ∫ 2 L 0
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第二节
CMOS 反相器
CMOS 反相器及其版图
N Well VDD 2λ
VDD
PMOS
Contacts
PMOS In Out
In Out Metal 1
NMOS
Polysilicon
NMOS GND 2004-9-29 清华大学微电子所《数字大规模集成电路》 周润德 第 5 章 第 17 页


VDD
VDD R p
VDD Rp
VDD
Vout R n
Vout
CL
Vout
Vout CL Rn
Vin = 0
Vin = VDD
Vin= VDD
Vin= 0
(a) 低至高过渡
(b) 高至低过渡
直流分析 VOL = 0 VOH = VDD VM = f(Rn , Rp )
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瞬态分析
tpHL = f(Ron.CL) = 0.69 RonCL
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CMOS 反相器的特点
（一）电压摆幅接近电源电压，噪声容限大。

（二）为无比逻辑 （三）传输特性： 对长沟器件当 k n = k p ， V tn = V tp 时， V M =V INV = V DD 2
V V V 对短沟器件当 k n = k p ，V tn = V tp ， DSATn = V DASATp 时， M =V INV = DD 2
k = k'
W W = µ C ox L L
当反相器的阈值在电压摆幅的中点时，高与低电平的噪声余量相同， 此时的噪声容限最大
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Vdd
Vout
A
Vdd ( Voh)
B
D
E
Vin
Vout
C
GND 注意模拟放大器与 数字反相器的差异
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( Vol ) 0 Vtn
Vil
Vih VM Vdd-|Vtp| Vdd Vin
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噪声容限
Vin Vout 考虑两种器件： 长沟（非速度饱和） Voh NMh Vih Vil NMl Vol Transition Region 区域 A B C D E 短沟（速度饱和） Vin Vout nMOS pMOS
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0
Vout 2.5
NMOS 截止 PMOS 线性 NMOS 饱和 PMOS 线性 NMOS 饱和 PMOS 饱和 NMOS 线性 PMOS 饱和 NMOS 线性 PMOS 截止 0.5 1 1.5 2 2.5 V in
gain
-2 -4 -6 -8 -10 -12 -14 -16 -18 0
2
0.5
1
1.5
2
2.5
V (V)
in
1.5
增益 g 与Vin 的关系
0.5
1
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考虑在翻转区PMOS和NMOS器件同时处于（速度）饱和状态， 使这两个器件的电流相同：
求解 VM 得到：
其中： 注意：不同于长沟器件
V
DD
+ V Tp + V Tn 1+ kn kp
对于长沟器件： V
M
=
kn kp
其中：V Tp
= − V Tn
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决定VIH 和 VIL 的简化方法
Vout VOH
VM
g 为增益
Vin VOL VIL VIH
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影响传输特性的因素： （1） P 管和N 管的宽长比（W/L) 的比值（从设计角度） P 管和N 管的宽长比（W/L) 的比值不同时，VM 的值不同。

但 VM 值对于器件尺寸较不敏感 工业设计中使 P管的尺寸为N 管的2 倍可以节省面积，器件的 二次效应（例如沟长调制和速度饱和）使这一比例更为合理。

增加 P 管的宽度使 VM 移向Vdd, 增加N 管的宽度使 VM 移向GND, 这在某些设计中非常有用。

改变VM 可以改善电路的可靠性 利用不对称性可组成电荷分布放大器
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P 管和N 管的宽长比（W/L) 的比值不同时，VM 的值不同
1.8 1.7 1.6 1.5 1.4 1.3 1.2 1.1 1 0.9 0.8 10
V (V)
M
0
10
1
W p / Wn 增加 P 管的宽度使 VM 移向Vdd, 增加N 管的宽度使 VM 移向GND
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W p增加，PMOS等效 电阻减小，升高
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第 5 章 第 26 页


影响传输特性的因素： （2）电源电压
降低电源电压，使VTC 特性改善
2.5
0.2
过低的电源电压（<0.1V时）使VTC 明显变差
2
0.15
1.5 V out (V)
V out (V) 0.1
1
0.5
0.05
Gain=-1
0 0 0.5 1 V (V)
in
1.5
2
2.5
0 0
0.05
0.1 V (V)
in
0.15
0.2
降低电源电压将增加延时 电源电压较低时，VTC 对器件参数的变化较为敏感
V DD 应 > 2 ~ 4
kT q
降低电源电压虽降低系统内部噪声（如串扰），但外部噪声并不改善。

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影响传输特性的因素：
（3）工艺偏差
2.5
2
“好” PMOS “差” NMOS
“好” 的 MOS 管： 沟道较短、较宽 栅氧较薄、器件阈值较低
Vout(V)
1.5
标准
1
“好” NMOS “差” PMOS
0.5
0 0
0.5
1
1.5
2
2.5
Vin (V)
（4）环境：例如温度
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温度上升时， V tn ↓ ， V tp ↓ ，传输特性左移。

可以利用Vm的公式
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第 5 章 第 28 页


（四）输入阻抗大，输出阻抗可设计得较小 （导通电阻与管子两端的电压有关，典型值为 kΩ ）
（五）功耗低： 1. 理想上无静态功耗（无值；直流通路），但实际上有： 漏电流（由热电子引起的结的漏电流，亚阈值电流） 2. 由于负载电容的动态功耗（与充放电的频率有关） 3. 由于切换过程中的直流通路造成的功耗
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第 5 章 第 29 页


（六）反相器延时与输入信号的斜率有关 输入信号的上升时间对延时的影响
0.35
由于驱动门有限的驱动能力， 被驱动门的输入信号上升时间 不为零。

门的延时与输入信号的上 升时间有关：
0.3 tpHL(nsec)
0.25
0.2
0.15
0
0.2
0.4 0.6 trise (nsec)
0.8
1
在一个反相器链中，第 i 级反 相器的延时：
i tp
−1 = t istep + η t istep
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（七）瞬态响应取决于输出电阻、扩散（栅漏、漏体）电容、 连线电容和负载
反相器寄生电容
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（栅漏）密勒电容
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瞬态响应
3 2.5 2 1.5 1 0.5 0 -0.5
?
tp = 0.69 CL (Reqn+Reqp)/2
tpLH tpHL
V
out
(V)
0
0.5
1 t (sec)
1.5
2 x 10
2.5
-10
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VDD
反相器延时的一阶分析 tpHL = CL Vswing /2 Iav CL
~
Vout
电流源模型
（至50％点）
Iav
CL
kn VDD
Vin = VDD
VDD Vout
1
tpHL = f(Ron.CL) = 0.69 RonCL
ln(0.5)
VDD
R C 模型
（时间常数）
Ron
Vout CL
0.5 0.36
RonCL
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t
Vin = VDD 清华大学微电子所《数字大规模集成电路》 周润德
第 5 章 第 33 页


对称反相器的延时
• 假设器件为最小沟道长度 • 假设 WP = 2WN =2W • 上拉电流与下拉电流相等 • 大致相同的晶体管电阻 RN = RP • 大致相同的上升 tpLH 下降 tpHL 延时 • 设单位尺寸晶体管的电阻为 Runit ， 输入电容为 Cunit
−1 −1
WP = 2W RP WN =W RN
⎛ WP ⎞ ⎛ WN ⎞ ⎟ ≈ Runit ⎜ ⎟ = RN = RW RP = Runit ⎜ ⎜W ⎟ ⎜W ⎟ ⎝ unit ⎠ ⎝ unit ⎠ tpLH = (ln 2) RPCL 延时 (不考虑漏端扩散电容时): tpHL = (ln 2) RNCL
负载（下一级同样的反相器）: C gin
2004-9-29
W =3 Cunit Wunit
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延时
RW
Cint = 0 时：
延时＝ tp = k RWCL CL RW CP = 2Cunit 2W
延时 负载 (CL)
Cint 不为零时：
延时 = kRW(Cint + CL) = kRWCint + kRWCL = kRW Cint(1+ CL /Cint) = 延时 (内部) + 延时 (负载)
负载
W
Cint
CL
CN = Cunit
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第 5 章 第 35 页


第三节
优化反相器的速度
CL
~
tpHL = CL Vswing /2 Iav
kn VDD
（1）使电容（负载电容、自载电容、连线电容）较小 漏端扩散区的面积应尽可能小 输入电容要考虑： （1）Cgs 随栅压而变化 （2）密勒效应 （3）自举效应 （2）使晶体管的等效导通电阻（输出电阻）较小： 加大晶体管的尺寸（驱动能力） 但这同时加大自载电容和负载电容（下一级晶体管的输入电容）
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一个反相器的延时可表示为：
t p = 0.69 Req (C int + C ext ) = = 0.69 Req C int (1 + C ext C int ) = t p 0 (1 + C ext C int ) C int 为本征电容（漏端扩散电容）， t p 0＝ Req C int 为本征延时，或“无负载延时”
假设这个反相器晶体管尺寸（宽度）为参照反相器晶体管晶体管尺寸 的 S 倍，则该反相器与参照反相器本征电容 C iref 和晶体管等效电阻
R ref 间的关系为： C int = S C iref
R eq = R ref S
t p = 0.69 R eq C int (1 + C ext C int ) = 0.69(R ref S )(S C iref )(1 + C ext S C iref ) = ⎛ = 0.69 R ref C iref ⎜1 + C ext ⎜ S C iref ⎝
2004-9-29
⎞ ⎟ = t p 0 (1 + C ext S C iref ) ⎟ ⎠ t p0 为反相器的本征延时
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反相器的本征延时 t p0 与门的尺寸无关，而仅与工艺及版图有关。

（尺寸 加大时，晶体管等效电阻减小但本征电容加大） 无负载时，增加门的尺寸不能减少延时。

有负载时，S 很大时使反相器延时趋于本征延时，因此继续加大尺寸延时将 不会有什么改善而只会显著增加面积。

3.8 3.6 3.4 3.2 t (sec) 3 2.8 2.6 2.4 2.2 2 2 4 6 8 S 10 12 14 x 10
-11
（固定负载）
自载效应: 本征电容为主
p
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NMOS和PMOS尺寸比值 β = Wp/Wn 对反相器延时的影响
5 x 10
-11
4.5
tpLH
tpHL
对称设计的反相器并不 一定得到最小的延时 p
t
t (sec)
4
tp
p
当对称性和噪声容限 不是主要考虑时，可以
3.5
通过减小 PMOS 尺寸来 Tp (Min) 减小延时
2.5 3
β
3
1
1.5
2
3.5
4
4.5
5
β = Wp /Wn
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考虑两个相同的反相器串连，第一个反相器的负载电容为：
C L = (C dp1 + C dn1) + (C gp 2 + C gn 2 ) + CW
当 PMOS 器件的尺寸为 NMOS 器件尺寸的 β 倍时，
0.69 ⎛ Reqp ⎞ ((1 + β )(C dn1 + C gn 2) + CW )⎜ Reqn + ⎟ tp = β ⎠ 2 ⎝ r⎞ 0.69 ⎛ ((1 + β )(C dn1 + C gn 2) + CW )⎜1 + ⎟ Reqn tp = 2 ⎝ β⎠
达到最小延时时的最优 β 值为：
r = Reqp
Reqn
⎞ ⎛ CW ⎟ β opt = r ⎜1 + ⎜ C +C ⎟ dn1 gn 2 ⎠ ⎝
C W << C dn 1 + C gn 2 时， β = opt
注意：这里的PMOS 与NMOS尺寸比为 而单个反相器时，尺寸比往往采用
r
r
r
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DD
C
L
opt opt
= 3.6
f
opt。