DRC-LVS-后仿真
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设计规则检查DRC及一 致性检查LVS工具
2013年03月26日
主要内容
设计规则检查DRC (Design Rule Check) 一致性检查LVS (Layout Versus schematic) 后仿真（Post-Simulation） 演示
浙大微电子
2
浙大微电子
3
版图绘制要根据一定的设计规则来进行，也就是说一 定要通过DRC（Design Rule Check）检查。
度错误除外）
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13
DRC文件准备
去流片厂网站下载最新版本DRC文件 SmicDR2R_cal40_log_ll_sali_p1mx_1tm_1
21825.drc
路径 /home/smic/SMIC40nmPDK/SPDK40LL_11 25_CDS_Prev1.3.3/SPDK40LL_1125_1TM_ CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1 P7M_2011_10_25_Prev1.3.3/Calibre/DRC
27
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28
版图电路图一致性检查LVS
LVS 目的就是为了检查版图与电路图或者数 字网表一致。
有三种LVS形式： 版图对模拟电路图 版图对数字网表 版图对混合网表（既有数字网表，又有模拟 电路图）
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版图对模拟电路图LVS
1.准备LVS文件 2.打开电路图及版图 3.启动Calibre 4.设置 5.核对 6.查看结果 7.如果有错，修改版图并保存，返回第5步，
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35
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36
第一次做选择从schematic导出模 拟网表，下次再做不需要选中次选 项，只用在上面Files中输出第一次 导出的模拟网标，
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38
RUN LVS
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39
结果查看
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40
结果查看
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41
演示
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42
后仿真
— Post Simulation
编辑好的版图通过了设计规则的检查后，有可能还有 错误，这些错误不是由于违反了设计规则，而是可能 与实际线路图不一致造成。版图中少连了一根连线这 样的小毛病对整个芯片来说都是致命的，所以编辑好 的版图还要通过LVS（Layout Versus Schematic） 验证。
编辑好的版图通过寄生参数提取程序来提取出电路的 寄生参数，电路仿真程序可以调用这个数据来进行后 仿真。
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软件启动
与启动Cadence软件一样 进入要启动软件的目录 cd fsk (自己起的名字) source /opt/demo/cdsmmsim7_cal11.env icfb&
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15
打开版图
注意：ppt中部分操作步ห้องสมุดไป่ตู้是通
过动画展示的，请用放映模式观看。
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打开版图
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33
启动Calibre并设置1/2
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/home/smic/SMIC40nmPDK/SPDK40LL_11 25_CDS_Prev1.3.3/SPDK40LL_1125_1TM_ CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1 P7M_2011_10_25_Prev1.3.3/Calibre/LVS
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4
schematic
Pre-sim
layout
DRC LVS Post-sim
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5
DRC
— Design Rule Check
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6
DRC基本概念 DRC 是为了保证版图满足流片厂的设计规则。 模拟版图和自动布局布线工具产生版图都需要进行DRC。
DRC流程
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7
Design Rule的简介
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浙大微电子
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DRC工具简介
Mentor Calibre Cadence Dracula Synopsys Hercules
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Calibre DRC流程
1.DRC文件准备 2.启动软件 3.打开版图 4.Calibre 设置
5.Check 6.查看结果 7.修改保存再进行第5步，直到没有错误（密
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启动Calibre并设置1/2
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启动Calibre并设置1/2
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启动Calibre并设置1/2
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启动Calibre并设置2/2
RUN DRC
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结果查看
绿色对号 表示此项 检查通过 红色叉号 表示此项 检查有误
双击上图数字，可以进行错误定位
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启动Calibre并设置1/2
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启动Calibre并设置1/2
/home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1. 3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_ 1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/DRC
检查版图设计与工艺规则的一致性 基本设计规则包括各层的宽度、间距及不同
层次之间的间距、包含关系等 Design Rule的规定是基于工艺的变化而变
化的 在特殊的设计需求下，Design rule允许部
分的弹性。但是设计人员需掌握违背了rule 对电路的影响
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8
DRC中常见术语
错误情况说明
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23
只显示出错项目
去掉次复选框
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演示
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LVS
— Layout Versus schematic
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通过DRC的版图还需要进行LVS也就是版图 和线路图比较。
实际上就是从版图中提取出电路的网表来， 再与线路图的网表比较。
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直到出现笑脸。
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LVS文件准备
去流片厂网站下载最新版本LVS文件 SmicSP1R_cal40_LL_sali_p1mtx_1118253
3.lvs 路径
/home/smic/SMIC40nmPDK/Calibre/LVS/
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打开电路图及版图
启动Cadence软件 打开要做LVS的电路图和版图
2013年03月26日
主要内容
设计规则检查DRC (Design Rule Check) 一致性检查LVS (Layout Versus schematic) 后仿真（Post-Simulation） 演示
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版图绘制要根据一定的设计规则来进行，也就是说一 定要通过DRC（Design Rule Check）检查。
度错误除外）
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DRC文件准备
去流片厂网站下载最新版本DRC文件 SmicDR2R_cal40_log_ll_sali_p1mx_1tm_1
21825.drc
路径 /home/smic/SMIC40nmPDK/SPDK40LL_11 25_CDS_Prev1.3.3/SPDK40LL_1125_1TM_ CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1 P7M_2011_10_25_Prev1.3.3/Calibre/DRC
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版图电路图一致性检查LVS
LVS 目的就是为了检查版图与电路图或者数 字网表一致。
有三种LVS形式： 版图对模拟电路图 版图对数字网表 版图对混合网表（既有数字网表，又有模拟 电路图）
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版图对模拟电路图LVS
1.准备LVS文件 2.打开电路图及版图 3.启动Calibre 4.设置 5.核对 6.查看结果 7.如果有错，修改版图并保存，返回第5步，
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第一次做选择从schematic导出模 拟网表，下次再做不需要选中次选 项，只用在上面Files中输出第一次 导出的模拟网标，
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RUN LVS
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结果查看
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结果查看
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演示
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后仿真
— Post Simulation
编辑好的版图通过了设计规则的检查后，有可能还有 错误，这些错误不是由于违反了设计规则，而是可能 与实际线路图不一致造成。版图中少连了一根连线这 样的小毛病对整个芯片来说都是致命的，所以编辑好 的版图还要通过LVS（Layout Versus Schematic） 验证。
编辑好的版图通过寄生参数提取程序来提取出电路的 寄生参数，电路仿真程序可以调用这个数据来进行后 仿真。
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软件启动
与启动Cadence软件一样 进入要启动软件的目录 cd fsk (自己起的名字) source /opt/demo/cdsmmsim7_cal11.env icfb&
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打开版图
注意：ppt中部分操作步ห้องสมุดไป่ตู้是通
过动画展示的，请用放映模式观看。
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打开版图
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33
启动Calibre并设置1/2
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/home/smic/SMIC40nmPDK/SPDK40LL_11 25_CDS_Prev1.3.3/SPDK40LL_1125_1TM_ CDS_Prev1.3.3/smic40ll_1125_1tm_cds_1 P7M_2011_10_25_Prev1.3.3/Calibre/LVS
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schematic
Pre-sim
layout
DRC LVS Post-sim
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DRC
— Design Rule Check
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6
DRC基本概念 DRC 是为了保证版图满足流片厂的设计规则。 模拟版图和自动布局布线工具产生版图都需要进行DRC。
DRC流程
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Design Rule的简介
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DRC工具简介
Mentor Calibre Cadence Dracula Synopsys Hercules
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Calibre DRC流程
1.DRC文件准备 2.启动软件 3.打开版图 4.Calibre 设置
5.Check 6.查看结果 7.修改保存再进行第5步，直到没有错误（密
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启动Calibre并设置1/2
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启动Calibre并设置1/2
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启动Calibre并设置1/2
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启动Calibre并设置2/2
RUN DRC
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结果查看
绿色对号 表示此项 检查通过 红色叉号 表示此项 检查有误
双击上图数字，可以进行错误定位
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启动Calibre并设置1/2
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启动Calibre并设置1/2
/home/smic/SMIC40nmPDK/SPDK40LL_1125_CDS_Prev1. 3.3/SPDK40LL_1125_1TM_CDS_Prev1.3.3/smic40ll_1125_ 1tm_cds_1P7M_2011_10_25_Prev1.3.3/Calibre/DRC
检查版图设计与工艺规则的一致性 基本设计规则包括各层的宽度、间距及不同
层次之间的间距、包含关系等 Design Rule的规定是基于工艺的变化而变
化的 在特殊的设计需求下，Design rule允许部
分的弹性。但是设计人员需掌握违背了rule 对电路的影响
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DRC中常见术语
错误情况说明
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只显示出错项目
去掉次复选框
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演示
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25
LVS
— Layout Versus schematic
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通过DRC的版图还需要进行LVS也就是版图 和线路图比较。
实际上就是从版图中提取出电路的网表来， 再与线路图的网表比较。
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直到出现笑脸。
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LVS文件准备
去流片厂网站下载最新版本LVS文件 SmicSP1R_cal40_LL_sali_p1mtx_1118253
3.lvs 路径
/home/smic/SMIC40nmPDK/Calibre/LVS/
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打开电路图及版图
启动Cadence软件 打开要做LVS的电路图和版图