ic4-synthesis and gate level simulation-2012-10-30

首先，综合工具分析HDL代码，用一种模型(GTECH) ，对HDL进 行映射，这个模型是与技术库无关的 然后，在设计者的控制下，对这个模型进行逻辑优化； 最后一步，进行逻辑映射和门级优化，将逻辑根据约束，映射为 专门的技术目标单元库（target cell library）中的cell，形成综合 后的网表。
Design -> Report Area
Library(s) Used: typical (File: /home/zhangchun/demo/typical.db) Number of ports: Number of nets: Number of cells: Number of references: 6 13 11 6
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Synchronous Sequential Logic
所有的存储单元都由同一时钟边沿到来时进行时钟同步（ clocked） 组合逻辑电路部分:
– 在每个时钟信号有效时，输入才改变 – 在下一次时钟信号有效之前， 所有输出必须稳定
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Place & Route
Layout
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什么是综合
逻辑综合 使用EDA工具将设计从RTL到逻辑门级的转换过程。
逻辑综合的目的 决定电路门级结构、寻求时序、面积、功耗的平衡。
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综合的过程
逻辑综合及门级仿真
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内容摘要
综合及相关基本概念
– Cell-based ASIC（标准单元） – Static timing analysis (STA，静态时序分析)
基本的综合过程 门级仿真
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– – 在触发时钟边沿，输出并不能立即变化 与逻辑门的延迟类似，也由两部分组成: • 内在Clock-to-Q时间 • 负载相关Clock-to-Q时间
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Critical path & Clock cycle
关键路径: 任何两个寄存器之间的最慢路径 最高时钟频率依赖于这条关键路径 具体而言, 时钟周期必须大于:
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392.515198 undefined
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检查综合结果－Area
Attributes: b - black box (unknown) h - hierarchical n - noncombinational r - removable u - contains unmapped logic
Design -> Report Cell Design -> Report Reference
Cell Reference Library Area Attributes -------------------------------------------------------------------------------U24 XOR2X1 typical 26.611200 U25 NOR2X1 typical 9.979200 U26 MXI2X1 typical 23.284800 U27 NAND2X1 typical 9.979200 U28 CLKINVX1 typical 9.979200 U29 MXI2X1 typical 23.284800 U30 CLKINVX1 typical 9.979200 q_reg[0] DFFRHQX1 typical 69.854401 n q_reg[1] DFFRHQX1 typical 69.854401 n q_reg[2] DFFRHQX1 typical 69.854401 n q_reg[3] DFFRHQX1 typical 69.854401 n -------------------------------------------------------------------------------Total 11 cells 392.515198 2014-8-20 清华大学微电子学研究所 张春 24/33
Analyze, elaborate read_verilog, read_VHDL
Analyze and resolve design problems
report_timing report_area
Define design environment
set_operating_conditions set_wire_load_model set_driving_cell, set_load
create_clock, set_clock_uncertainty set_input_delay, set_output_delay set_max_area
Specify library
target_library link_library
Compile design
compile
Read design
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检查电路图
Schematic View
Symbol View
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检查综合结果－Area
**************************************** Report : area Design : counter Version: V-2004.06-SP2 Date : Thu Oct 25 11:52:46 2007 ****************************************
Save design database
write write_sdf
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文件及目录准备
源代码
库文件
建立工作目录work，用于保存中间文件 mkdir work
编写配置文件：.synopsys_dc.setup
define_design_lib work –path “./work” set target_library { /home/ic/library/typical.db } set link_library { * /home/ic/library/typical.db } set symbol_library { /home/ic/library/umc18.sdb }
检查综合结果－Timing
Timing -> Report Timing Paths
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输出结果（DB/VHDL/Verilog/SDF）
File -> Save 以DB格式保存综合后的结果 File -> Save As 以VHDL/Verilog形式输出电路网表
File -> Save Info -> Design Timing 输出时序反标文件
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内容摘要
综合及相关基本概念
– Cell-based ASIC（标准单元） – Static timing analysis (STA，静态时序分析)
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典型的ASIC设计流程
Funct. Spec RTL Logic Synth. Front-end Gate-level Net. Floorplanning Behav. Simul.
Stat. Wire Model
Gate-Lev. Sim. Parasitic Extrac.
Back-end
基本的综合过程 门级仿真
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门级仿真
综合工具
RTL级设计文件 Counter.vhd 测试平台文件 tb.vhd
门级网表文件 post.v (post.vhdl)
时序反标文件 Counter-post.sdf
仿真器
功能仿真
仿真器
门级仿真
库文件 Umc18.v
Combinational area: 113.097603 Noncombinational area: 279.417603 Net Interconnect area: undefined (No wire load specified) Total cell area: Total area:
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清华大学微电子学ed ASIC
使用预先设计好的逻辑单元 (标准单元，standard cells)和功 能单元 (宏单元，megacells) 标准单元
– 基本门电路，Primitive Gates (and, or, inv, …) – 多路选择器，Multiplexers – 寄存器，Registers
内容摘要
综合及相关基本概念
– Cell-based ASIC（标准单元） – Static timing analysis (STA，静态时序分析)
基本的综合过程 门级仿真
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基本综合过程
Prepare HDL Code
Set design constraints