集成触发器与时序逻辑电路
电工电子技术基础 第2版 第11章 触发器与时序逻辑电路
RD
SD
Q
0
1
0
1
0
1
1
1
不变
0
0
禁用
基本 RS 触发器状态表
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第11章 触发器和时序逻辑电路——双稳态触发器
逻辑功能
RD SD 00 01 10 11
Q 不定
0 1 保持
功能 不允许
置0 置1 记忆
第一节 双稳态触发器 第二节 寄存器 第三节 计数器
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第11章 触发器和时序逻辑电路
思政引例ห้องสมุดไป่ตู้
非学无以广才， 非志无以成学。
——诸葛亮
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第11章 触发器和时序逻辑电路
思政引例
触发器（Flip-Flop，FF）具有记忆功能的时序逻辑 组件，记录二进制数字“0”和“1”。触发器由逻辑门 电路组合而成，电路在任一时刻输出信号不仅取决于该 时刻电路输入信号，而且还决定于电路原来状态。时序 逻辑电路具有记忆功能。计数器、寄存器电路。RS触发 器、K触发器和D触发器逻辑符号和逻辑功能，弄清触 发器翻转条件。了解数码寄存器和移位寄存器及二进制 计数器和二一十进制计数器的工作原理。
电路结构
四门钟控型 维持阻塞型
主从型
T触发器
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第11章 触发器和时序逻辑电路——双稳态触发器
11.1 双稳态触发器
两个稳定的工作状态（1态和0态 分类: a. 按逻辑功能
RS 触发器、 JK 触发器、D 触发器
b. 按其结构 主从型触发器、维持阻塞型触发器
第6章 时序逻辑电路
J 和 K 接为互反，相当于一个D触发器。时钟相连 是同步时序电路。
电路功能： 有下降沿到来时，所有Q端更新状态。
2、移位寄存器 在计算机系统中，经常要对数据进行串并转换，移 位寄存器可以方便地实现这种转换。
左移移位寄存器
•具有左右移位功能的双向移位寄存器
理解了前面的左移移位寄存器，对右移移位寄存器 也就理解了，因位左右本身就是相对的。实际上，左右 移位的区别在于：N触发器的D端是与 Q N+1相连，还是 与Q N-1相连。
第六章 时序逻辑电路
如前所述，时序逻辑电路的特点是 —— 任一时刻 的输出不仅与当前的输入有关，还与以前的状态有关。
时序电路以触发器作为基本单元，使用门电路加以 配合，完成特定的时序功能。所以说，时序电路是由组 合电路和触发器构成的。
与学习组合逻辑电路相类似，我们仍从分析现成电 路入手，然后进行时序逻辑电路的简单设计。
状态化简 、分配
用编码表示 给各个状态
选择触发器 的形式
确定各触发器 输入的连接及 输出电路
NO 是否最佳 ？
YES
设计完成
下面举例说明如何实现一个时序逻辑的设计：
书例7-9 一个串行输入序列的检测电路，要求当序
列连续出现 4 个“1”时，输出为 1，作为提示。其他情 况输出为 0。
如果不考虑优化、最佳，以我们现有的知识可以很
第二步： 状态简化
前面我们根据前三位可能的所有组合，设定了 8 个
状态A ~ H，其实仔细分析一下，根本用不了这么多状态。
我们可以从Z=1的可能性大小的角度，将状态简化为
4 个状态：
a
b
c
d
A 000
B 100
D 110
第11章触发器和时序逻辑电路
第11章 触发器和时序逻辑电路 11章
基本RS触发器图形符号如图11-1b所示,图中 RD S下标的D , D 表示直接输入,非号表示触发信号0时对电路有效,RD 故称 S D 称直接置"1"(直接置位)端, 直接置"0"(直接复位)端, Q 逻辑符号中的小圆圈"○" 表示非号,在 端同样加 "○". 输 入 输 基本RS触发器的逻辑功能表,如下表所示. 出
第11章 触发器和时序逻辑电路 11章
11.1.3. 边沿型JK触发器
边沿触发器是利用电路内部速度差来克服"空翻"现 象的时钟触发器.它的触发方式为边沿触发,通常为下降 沿触发方式,即输入数据仅在时钟脉冲的下降沿这一"瞬 间"起作用.在图11-4b的逻辑符号中,CP输入端用小圆 圈表示低电平有效,而加一三角来表示边沿触发,则CP表 示为下降沿触发. JK触发器是应用最广的基本"记忆"部件,用它可以 组成多种具有其它功能的触发器和数字器件.集成JK触发 器有各种型号和规格,常用的有74HC73A,74HC107A, 74HC76A,等TTL触发器;CC4027,CC4013等CMOS触 发器.
由表11-2可见,R,S全是"1"的输入组合是应当禁止的, 因为当CP=1时,若R=S=1,则导引门G3,G4均输出"0"态, 致使Q==1,当时钟脉冲过去之后,触发器恢复成何种稳态 是随机的.在同步RS触发器中,通常仍设有RD和SD,它们只 允许在时钟脉冲的间歇期内使用,采用负脉冲使触发器置 "1"或置"0",以实现清零或置数,使之具有指定的初始状 态.不用时"悬空",即高电平.R,S端称同步输入端,触 发器的状态由CP脉冲来决定. 同步RS触发器结构简单,但存在两个严重缺点:一是会出 现不确定状态.二是触发器在CP持续期间,当R,S的输入 状态变化时,会造成触发器翻转,造成误动作,导致触发器 的最后状态无法确定.
实验四集成触发器和用SSI的设计同步时序电路-PPT文档资料
74LS74
2片
74LS00
1片
微动开关 4只
1台
74LS112 2片 74LS04 1片
器件引脚图
74LS112 双下降沿JK 触发器
1CP 1 1K 2 1J 3 1SD 4 1Q 5 1Q 6 2Q 7 GND 8
16 VCC 15 1RD 14 2RD
74LS112 13 2CP
12 2K 11 2J 10 2SD 9 2Q
实验四 集成触发器和用SSI设计同步时序电路
一、实验目的
1.掌握触发器的原理、作用及调试方法； 2.学习简单时序逻辑电路的设计和调试方法。
二、预习要求
根据实验内容，设计出电路，并画出逻辑图，标出管脚。
三、实验原理
1.触发器
SD
S
J
1J
Q
CP
C1
K
1K
Q
RD
R
边沿JK触发器
Qn1JQnKQn
CP下降沿时刻有效
74LS74 双上升沿D 触发器
1RD 1 1D 2 1CP 3 1SD 4 1Q 5 1Q 6 GND 7
74LS74
14 VCC 13 2RD 12 2D 11 2CP 10 2SD 9 2Q 8 2Q
74LS04 六反相器
1A 1 1Y 2 2A 3 2Y 4 3A 5 3Y能测试。
按下表要求观察和记录Q与Q 的状态
表1
SD RD J K CP
Qn+1
Qn=0
Qn=1
1
1
1100 1101 21 1 1 0
31 1 1 1
2. 3人智力抢答电路
QA Q A
QB QB
触发器和时序逻辑电路
Q
.
& G1
.
& G2
1 SD
被封锁
1
& G3
1
& G4 0 被封锁 R C
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RD1
R，S 输入状态 不起作用。 触发器状态不变
S
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当C=1时 触发器状态由R，S 输入状态决定。
Q
Q
.
& G1
.
& G2
触发器的翻转 1 SD 时刻受C控制 （C高电平时 打开 & G 3 翻转），而触 发器的状态由 R，S的状态决页
22.1.1 R－S 触发器
1. 基本 R－S 触发器 两互补输出端 正常情况下， 两输出端的状态 保持相反。通常 以Q端的逻辑电 平表示触发器的 状态，即Q=1， Q=0时，称为“1‖ 态；反之为“0‖ 态。 Q Q
.
& G1 SD 两输入端
.
反馈线
& G2
RD
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Q
.1
& G2
触发器置“0‖
1
& G3
0 RD 1
& G4 1
触发器置“1‖
S0
C
R1
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(4) S =1, R= 1
Q=0 1 Q
若先翻
Q 1 Q=1
.
& G1 1 1
. 若先翻
& G2
当时钟由 1变 0 后 触发器状态不定
1 SD
0 1
0 RD 1 1
& G3
& G4
S1
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触发器和时序逻辑电路
(2) 第二位触发器 FF1 ，在 Q0 = 1 时再来一种时钟脉冲才翻转，故 J1 = K1 = Q0 ；
大家网：
(3) 第三位触发器 FF2 ，在 Q1= Q0 = 1 时再来一种时钟脉冲才翻转，故 J2 = K2 = Q1Q0 ；
大家网：
只有当初钟脉冲来到后，即 CP = 1 时，触发器才按 R 、S 端旳输入状态 来决 定其输出状态。
触发器置R和D0 或置是S1直D，接一置般0用和于直置接初置态1。端在，工就作是过不程经中过它时们钟处脉于冲1 旳态控。制能够对基本
可控 RS 触发器旳逻辑式
Q S CP Q ，
可分四种情况分析CP = 1 时触 发器旳状态转换和逻辑功能，如右 表所示。
转一次，即
，具有计数功能。
SD
S
Q
D
1D
CP
C1
Q
RD
R
Q Q n1
n
上升沿 D 触发 器图形符号
1D
Q
CP
C1
Q
D 触发器转换 为 T 触发器
大家网：
返回
14.2 寄存器
寄存器用来临时存储参加运算旳数据和运算成果。
14.2.1 数码寄存器
下图是由 D 触发器(上升沿触发)构成旳四位数码寄存器，这是并行输入/并行 输出旳寄存器。工作之初要先清零。
时序逻辑电路旳特点：它旳输出状态不但决定于当初旳输入状态，而且还与电 路旳原来状态有关，也就是时序逻辑电路具有记忆功能。
触发器是时序逻辑电路旳基本单元。
大家网：
14.1 双稳态触发器
14.1.1 RS 触发器
触发器Flip-Flops和时序电路
组合逻辑电路组成，能够将输入信号向左或向右移动指定的位数。
时序电路的应用
数字逻辑控制
时序电路在数字逻辑控制中有着 广泛的应用，例如在计算机、数 字交换机、数控机床等设备中， 都需要使用时序电路来实现数字
逻辑控制。
通信技术
在通信技术中，时序电路被广泛 应用于数字信号处理、调制解调、
信道编码等领域。
自动控制
寄存器
寄存器是一种常见的触发器与时序电 路的组合，它由多个触发器组成，用 于存储二进制数据。
计数器
计数器是一种能够自动计数输入脉冲 个数的时序电路，它由多个触发器和 门电路组成。
05 触发器Flip-flops和时序 电路的优化与挑战
触发器Flip-flops的优化策略
减少功耗
通过降低时钟频率、使用低功耗设计 和工艺、以及优化时钟网络来降低功 耗。
触发器Flip-flops是数字逻辑电路 中的基本存储单元，用于存储二进 制状态（0或1）。
工作原理
触发器Flip-flops采用双稳态电路 ，通过时钟信号控制数据输入和 输出，实现状态的存储和切换。
触发器Flip-flops的类型
01
02
03
JK触发器
具有置0、置1、翻转和保 持四种功能，通过改变时 钟信号的相位实现不同操 作。
提高速度
通过优化触发器的结构、减少内部延 迟和传播延迟，以及采用更快的时钟 源来提高速度。
减小面积
通过优化设计、采用更小的单元尺寸 和更高效的布局布线技术来减小面积。
提高可靠性
通过采用冗余设计、错误检测和纠正 技术以及容错逻辑来提高可靠性。
时序电路的优化策略
优化时钟网络
通过减少时钟源的数量、降低时钟频率、 优化时钟分布和减少时钟偏斜来优化时钟
集成电子技术习题及解析-第二篇第4章
因为D触发器的特性方程为： ,而 触发器的特性方程为 所以 ，所以电路为：
题2.4.14由负边沿JK触发器组成的电路及CP、A的波形如图题2.4.14所示，试画出QA和QB的波形。设QA的初始状态为0。
图题2.4.14
② 依次设定初始状态，代入状态方程，求得次态，初态一般设为从0000开始；
③ 由求得的状态，画出状态转换图（把所有的状态都画上）；
④ 根据状态转换图，可以画出波形图（时序图）；
⑤得出电路的功能结论（计数器的模、进制数、能否自启动或其它结论）；
分析时序电路还可以用其它的方法，本题不一一列出。
题2.4.22三相步进马达对电脉冲的要求如图题2.4.22所示，要求正转时，三相绕组Y0、Y1、Y2按A、B、C的信号顺序通电，反转时，Y0、Y1、Y2绕组按A、C、B的信号顺序通电(分别如图中的状态转换图所示)。同时，三相绕组在任何时候都不允许同时通电或断电。试用JK触发器设计一个控制步进马达正反转的三相脉冲分配电路。
(a) 是一个同步计数器，各触发器激励方程
触发器激励方程代入各自的特性方程求得状态方程：
依次设定初态，计算出次态如下：
初态设定从 开始，→001→010→011→100→001
→010， →000， →000
有状态转换图为：
111→000←110所以电路的模是M＝4，采用余1码进行计数
↓ 四分频后，最高位的输出频率为
图题2.4.19
解：解该题时，注意全加器是一个合逻辑电路，而移位寄存器和触发器是一个时序电路，要注意时序关系。其波形如图：
题2.4.20(1)试分析图题2.4.20(a)、(b)所示计数器的模是多少?采用什么编码进行计数?
触发器-时序逻辑电路实验报告
1实验报告课程名称：数字电子技术基础实验 指导老师：樊伟敏实验名称：触发器应用实验实验类型：设计类 同组学生姓名：__________ 一、实验目的和要求（必填） 二、实验内容和原理（必填） 三、主要仪器设备（必填） 四、操作方法和实验步骤五、实验数据记录和处理 六、实验结果与分析（必填）七、讨论、心得一、实验目的1. 加深理解各触发器的逻辑功能，掌握各类触发器功能的转换方法。
2. 熟悉触发器的两种触发方式（电平触发和边沿触发）及其触发特点。
3. 掌握集成J-K 触发器和D 触发器逻辑功能的测试方法。
4. 学习用J-K 触发器和D 触发器构成简单的时序电路的方法。
5. 进一步掌握用双踪示波器测量多个波形的方法。
二、主要仪器与设备实验选用集成电路芯片：74LS00（与非门）、74LS11（与门）、74LS55（与或非门）、74LS74（双D 触发器）、74LS107（双J —K 触发器），GOS-6051 型示波器，导线，SDZ-2 实验箱。
三、实验内容和原理 1、D →J-K 的转换实验①设计过程：J-K 触发器和D 触发器的次态方程如下： J-K 触发器：n n 1+n Q Q J =Q K +， D 触发器：Qn+1=D 若将D 触发器转换为J-K 触发器，则有：nn Q Q J =D K +。
②仿真与实验电路图：仿真电路图如图1所示。
操作时时钟接秒信号，便于观察。
图1实验名称：触发器应用实验 姓名： 学号： 2③实验结果：2、D 触发器转换为T ’触发器实验①设计过程：D 触发器和T ’触发器的次态方程如下：D 触发器：Q n+1= D ， T ’触发器：Q n+1=!Q n若将D 触发器转换为T ’触发器，则二者的次态方程须相等，因此有：D=!Qn 。
②仿真与实验电路图：仿真电路图如图2 所示。
操作时时钟接秒信号。
③实验结果：发光二极管按时钟频率闪动，状态来回翻转。
3、J-K →D 的转换实验。
触发器和时序逻辑电路专题知识讲座
Q 1
1.
& G1 11 10
1 SD 0
Q 1
. 0 若先翻转
& G2 11
1 RD 0
若G1先翻转，则触发器为“0”态
基本 R－S 触发器状态表
SD RD 10 01
Q 功能
0 置0 1 置1
逻辑符号 QQ
1 1 不变 保持
0 0 同步变 1后不拟定 SD
RD(Reset Direct)-直接置“0”端(复位 端SD)(Set Direct)-直接置“1”端(置位端)
R
& a
& d
S
& b
时钟信号
R
CP
S
CP=0时
Q
Q
&
&
c
d
1
1
&
&
a
b
R
CP 0 S
触发器保持原态
CP=1时
Q
& c
Qa R CP R
R
& a
Q
& d
Qb S CP S
S
& b
R
CP 1 S
RS触发器旳功能表
CP
R
S
Q
Q
0
φ
φ
保持
1
0
0
保持
1
0
1
1
0
1
1
0
0
1
1
1
1
不确定
逻辑符号
时钟触发器旳触发方式： （1）边沿触发
只在有效沿接受控制信号，并进行状态更新 （2）电平触发
只在有效电平接受控制信号，并进行状态更新 （3）主从触发
触发器与时序逻辑电路二
课题十四：触发器与时序逻辑电路（二）【学习内容】寄存器用来暂时存放参与运算的数据和运算结果，有无移位的功能又可以分为数码寄存器和移位寄存器，通过重点学习后者，结合二进制计数器，达到使学生熟悉计数器工作。
【学习重点】寄存器的时序电路各类寄存器的工作原理【学习难点】移位脉冲及其时序电路【学习内容】●寄存器用来暂时存放参与运算的数据和运算结果。
●寄存器常分为数码寄存器和移位寄存器两种，其区别在于有无移位的功能1.数码寄存器(1)电路图形：(见P379图14.2.1)由D触发器（上升沿触发）组成的四位数码寄存器。
(2)工作原理①先复位（清零），使四个触发器FF3~FF0全处于态。
②当“寄存器指令”）正脉冲到来时，四位二进制数d3d2d1d0就存入四个触发器2．移位寄存器(1)电路图(见P379图14.2.2)图14.2.2是由JK触发器组成的四位移位寄存器.(2)工作原理:●设寄存的二进制数为1011,按移位脉冲(即时钟脉冲)的工作节拍从高位到低位依次串行送到D端①工作之初先清零.首先D=1,第一个移位脉冲的下降沿来到时使触发器FF0翻转,Q0=1,其他仍保持0态;②接着D=0,第二个移位脉冲的下降沿来到时使FF0和FF1同时翻转,由于FF1的J=1,FF0的J=0,所以Q1=1,Q0=0,Q2和Q3仍为0;③以后过程如表14.2.1所示,移位一次,存入一个新数码,直到第四个脉冲的下降沿来到时,存数结束.这时,可以从四个触发器的Q端得到并行的数码输出.表14.2.1 移位寄存器的状态表14．3 计数器●计算器能累计输入脉冲的数目，可以进行加法、减法或两者兼有的计数，可分为二进制计数器、十进制计数器及任意进制计算器1.二进制计数器表14.3.1 四位二进制加法状态表(1)异步二进制加法计数器①每一个计数脉冲,最低位触发器翻转一次;②位触发器是在相信的低位触发器从1变为0进位时翻转因此可用四个主从型JK触发器来组成异步二进制加法计数器(如P381图14.3.1所示)(2)进制加法计数器①第一位触发器FF0，每来一个计数脉冲就翻转一次，故J0=K0=1；②第二位触发器FF1，在Q0=1时再来一个脉冲才翻转，故J1=K1=Q0；③第三位触发器FF2，在Q1=Q0=1时再来一个脉冲才翻转，故J2=K2=Q1Q0；④第四位触发器FF3，在Q2=Q1=Q0=1时再一个脉冲才翻转，故J3=K3=Q2Q1Q0 2．十进制计数器表14.3.2 8421码十进制加法计数器的状态表：(1)与二进制加法计数器比较，来第十个脉冲不是由1001变为1010，而是恢复0000。
电子技术习题解答触发器和时序逻辑电路及其实际应用习题解答
第8章触发器和时序逻辑电路及其应用习题解答8.1 已知基本RS 触发器的两输入端D S 和D R 的波形如图8-33所示，试画出当基本RS 触发器初始状态分别为0和1两种情况下，输出端Ｑ的波形图。
图8-33 习题8.1图解：根据基本RS 触发器的真值表可得：初始状态为0和1两种情况下，Ｑ的输出波形分别如下图所示：习题8.1输出端Ｑ的波形图8.2 已知同步RS 触发器的初态为0，当S 、R 和CP 的波形如图8-34所示时，试画出输出端Ｑ的波形图。
矚慫润厲钐瘗睞枥庑赖。
图8-34 题8.2图解：根据同步RS 触发器的真值表可得：初始状态为0时，Ｑ的输出波形分别如下图所示：习题8.2输出端Ｑ的波形图8.3 已知主从JK 触发器的输入端CP 、J 和K 的波形如图8-35所示，试画出触发器初始状态分别为0时，输出端Ｑ的波形图。
聞創沟燴鐺險爱氇谴净。
图8-35 习题8.3图解：根据主从JK 触发器的真值表可得：初始状态为0情况下，Ｑ的输出波形分别如下图所示：图所示：习题8.3输出端Ｑ的波形图的波形图8.4 已知各触发器和它的输入脉冲CP 的波形如图8-36所示，当各触发器初始状态均为1时，试画出各触发器输出Ｑ端和Q 端的波形。
残骛楼諍锩瀨濟溆塹籟。
图8-36 习题8.4图解：根据逻辑图及触发器的真值表或特性方程，且将驱动方程代入特性方程可得状态方程。
即：（a ）J ＝K ＝1；Ｑn ＋1＝n Ｑ，上升沿触发酽锕极額閉镇桧猪訣锥。
（ｂ）J ＝K ＝1；Ｑn ＋1＝n Ｑ， 下降沿触发下降沿触发（ｃ）K ＝0，J ＝1；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝1，上升沿触发，上升沿触发 （ｄ）K ＝1，J ＝n Ｑ；Ｑn ＋1＝J nＱ＋K Ｑn ＝n Ｑn Ｑ＋０·Ｑn ＝n Ｑ，上升沿触发，上升沿触发 （ｅ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝n Ｑ，上升沿触发，上升沿触发（ｆ）K ＝Ｑn ，J ＝n Ｑ；Ｑn ＋1＝J n Ｑ＋K Ｑn ＝n Ｑn Ｑ＋０＝nＱ，下降沿触发，，下降沿触发， 再根据边沿触发器的触发翻转时刻，可得当初始状态为1时，各个电路输出端Ｑ的波形分别如图（a ）、（b ）、（c ）、（d ）、（e ）和（f ）所示，其中具有计数功能的是：（a ）、（b ）、（d ）、（e ）和（f ）。
第12章 触发器与时序逻辑电路
数字电子技术
基本RS触发器是由输入信号直接控制触发器的输出状态。也 就是说R或S的到来，基本RS触发器将随之翻转，这在实际应用 中会有许多不便，尤其在时间关系上难以控制，弄不好会在各触 发器的状态转换关系上造成错乱。在实际工作中，常常要求某些 触发器按照一定的频率协调同步动作，为此我们希望有一种这样 的触发器，它们在一个称为时钟脉冲信号CP的控制下翻转，没有 CP就不翻转，CP来到后才翻转。以保证触发器在同步时刻到来 时才由输入信号控制输出状态。我们把这个控制脉冲信号称为时 钟脉冲CP（Clock Pulse），此时触发器的输出状态就由时钟脉 冲CP和输入信号共同决定。 这种由时钟脉冲和输入信号共同决定输出状态的触发器，称 为同步触发器或时钟触发器。同步RS触发器是其中最基本的一种 电路结构。
数字电子技术
基本RS触发器是触发器电路的基本结构形式，是构成其它类 型触发器的基础。从内部结构看，可分为由与非门组成的基本RS 触发器和或非门组成的基本RS触发器两种。
12.1.1 由与非门组成的基本RS触发器
1．电路结构及逻辑符号 由与非门组成的基本RS触发器内部电路结构及逻辑符号如图 12.1所示，它由两个与非门相互交叉耦合而成。有两个信号输入 端和，一般情况下，字母上的“非”表示低电平有效；有两个输 出端Q和，正常情况下，二者是相反的逻辑状态。这里所加的输 入信号（低电平）称为触发信号，由它们导致的转换过程称为翻 转。由于这里的触发信号是电平，因此这种触发器称为电平控制 触发器。
数字电子技术 综上所述，基本RS触发器具有复位（Q =0）、臵位（Q =1）、保持原状态三种功能，R为复位输入端，S为臵位输入端， 可以是低电平有效，也可以是高电平有效，取决于触发器的结构。 其缺点是由于输入信号直接控制触发器的输出状态，虽然电 路结构简单，但电路的抗干扰能力差；另外输入端R和S之间有约 束，限制了触发器的使用。
触发器和时序逻辑电路
课题十四：【学习内容】触发器按照其稳定工作状态分为多中类型，为了实现一定程序的运算，需要含有记忆功能的元件-触发器，它的输出状态不仅决定于当时的输入状态，而且还与电路的原来工作状态有关。
【学习重点】RS触发器的性质【学习难点】RS触发器的工作波形图RS触发器的“空翻”现象【学习内容】双稳态触发器组合电路和时序电路是数字电路的两大类。
门电路式组合电路的基本单元；触发器是时序电路的基本单元。
触发器按其稳定工作状态可分为双稳定触发器，单稳定触发器，无稳态触发器（多谐振荡器）等。
双稳态触发其按其逻辑功能可分为RS触发器，JK触发器,D触发器和T触发器等；按其结构可分为主从触发器和维持阻塞型触发器等。
基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。
基本RS触发器可由两个“与非”门交叉连接而成，如下图所示。
Q与是基本触发器的输出端，两者的逻辑状态在正常条件下能保持相反。
这种触发器有两种稳定状态：一个状态是Q=1，=0，称为置位状态（“1”态）；另一个状态是Q=0，=1，称为复位状态（“0”态）。
相应的输入端分别称为直接置位端或直接置“1”端（）和直接复位端“0”端（）。
基本RS触发器输出与输入的逻辑关系。
1）=1，=0所谓=1，就是将端保持高电位；而=0，就是在端加一个负脉冲。
设触发器的初始状态为“1”态，即Q=1，=0。
这时“与非”门G2有一个输入端为“0”，其输出端变为“1”；而“与非”门G1的两个输入端全为“1”，其输出端Q变为“0”。
因此，在端加负脉冲后，触发器就由“1”态翻转为“0”态。
如果它的初始态为“0”态，触发器仍保持“0”态不变。
2）=0，=1设触发器的初始状态为“0”态，即Q=0，=1。
这是“与非”门G1有一个输入端为“0”，其输出端Q变为“1”；而“与非”门G2的两个输入端全为“1”，其输出端变为“0”。
因此，在端加负脉冲后，触发器就由“0”态翻转为“1”态。
如果它的初始状态为“1”态，触发器人保持“1”太不变。
时序逻辑电路在实际中的应用
时序逻辑电路在实际中的应用时序逻辑电路是一种重要的数字逻辑电路，其特点是电路任何一个时刻的输出状态不仅取决于当时的输入信号，而且与电路的原状态有关，具有记忆功能。
构成组合逻辑电路的基本单元是逻辑门，而构成时序逻辑电路的基本单元是触发器。
时序逻辑电路在实际中的应用很广泛，数字钟、交通灯、计算机、电梯的控制盘、门铃和防盗报警系统中都能见到。
主要介绍典型的时序逻辑部件：集成计数器的识别与应用，集成寄存器的识别与应用；时序逻辑电路的分析和设计。
计数器在计算机及各种数字仪表中应用广泛，具有记忆输入脉冲个数的功能，还可以实现分频、定时等。
计数器种类繁多，按技术体制可分为二进制计数器和N进制计数器；按增减趋势可分为加计数器和减计数器；按技术脉冲引入方式可分为同步计数器和异步计数器。
同步计数器的特点是构成计数器的所有触发器共用同一个时钟脉冲，触发器的状态同时更新，计数速度快；而异步计数的特点是构成计数器的触发器不共用同一个时钟脉冲，所有触发器更新状态的时刻不一致，计数速度相对较慢。
在实际应用中，计数器是以集成电路形式存在的，主要有集成二进制计数器、集成十进制计数器两大类，其他进制计数器可由它们通过外电路设计来实现。
在每一大类计数器中，又以同步与异步、加计数与可逆计数来细分。
寄存器具有接收数码、存放或传递数码的功能，由触发器和逻辑门组成。
其中，触发器用来存放二进制数，逻辑门用来控制二进制数的接收、传送和输出。
由于一个触发器只能存放1位二进制数，因此，存放n位二进制数的n位寄存器，需要n个触发器来组成。
寄存器有数码寄存器和移位寄存器2种。
输入输出方式有并入-并出、并入-串出、串入-并出、串入-串出4种。
当寄存器的每一位数码由一个时钟脉冲控制同时接收或输出时，称为并入或并出。
而每个时钟脉冲只控制寄存器按顺序逐位移入或移出数码时，称为串入或串出。
移位寄存器除了具有存储数码的功能以外，还具有移位功能。
所谓移位功能，是指寄存器里存储的数码能在时钟脉冲作用下依次左移或右移。
触发器和时序逻辑电路
第22章触发器和时序逻辑电路10860触发器按其工作状态是否稳定可分为( )。
(a) RS 触发器，JK触发器，D触发器，T触发器(b) 双稳态触发器，单稳态触发器，无稳态触发器(c)主从型触发器，维持阻塞型触发器。
20864 在R D=“0”，S D=“1”时，基本RS触发器( )。
(a) 置“0”(b) 置“1”(c) 保持原状态30869逻辑电路如图所示，分析R D ，S D 的波形，当初始状态为“0”时，t1瞬间输出Q 为( )。
(a) “0”(b) “1”(c) 不定""1DSDt140880逻辑电路如图所示，当R = “0”，S=“1”时，可控RS 触发器（）。
(a) 置“0”(b) 置“1”(c) 保持原状态C(a) (b) (c)60899当S RD D==“1”J=Ｋ=“0”时，C脉冲来到后JK 触发器（）。
(a) “0”态(b) “1”态(c)保持原状态70900当K=SD=R D=“1”J=“0”时，C脉冲来到后JK 触发器的新状态为（）。
(a) “0”态(b) “1”态(c)不定80906逻辑电路如图所示，分析图中C，J，K的波形。
当初始状态为“0”时，输出Q是“1”的瞬间为（）。
(a)t1 (b) t2 (c) t3Ct 1t2t3JK90911逻辑电路如图所示，A=“1”时，C脉冲来到后JK 触发器（）。
(a) 具有计数功能(b) 置“0”(c) 置“1”A100918逻辑电路如图所示，A=“0”时，C脉冲来到后JK 触发器（）。
(a) 具有计数功能(b) 置“0”(c) 置“1”(d) 保持原状态A110926逻 辑 电 路 如 图 所 示，A=“0” 时，C 脉 冲 来 到 后 D 触 发 器（ ）。
(a) 具 有 计 数 器功 能 (b) 置“0” (c) 置“1”A120929逻 辑 电 路 如 图 所 示，A=B=“1”，C 脉 冲 来 到 后 D 触 发 器（ ）。
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第八章集成触发器与时序逻辑电路习题一一、选择题1.N个触发器可以构成能寄存位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N2．在下列触发器中，有约束条件的是。
A.主从J K F/FB.主从D F/FC.同步R S F/FD.边沿D F/F3．一个触发器可记录一位二进制代码，它有个稳态。
A.0B.1C.2D.3E.44．存储8位二进制信息要个触发器。
A.2B.3C.4D.85．对于T触发器，若原态Q n=0，欲使新态Q n+1=1，应使输入T=。
A.0B.1C.QD.Q6．对于T触发器，若原态Q n=1，欲使新态Q n+1=1，应使输入T=。
A.0B.1C.QD.Q7．对于D触发器，欲使Q n+1=Q n，应使输入D=。
A.0B.1C.QD.Q8．对于J K触发器，若J=K，则可完成触发器的逻辑功能。
A.R SB.DC.TD.Tˊ9．欲使J K触发器按Q n+1=Q n工作，可使J K触发器的输入端。
A.J=K=0B.J=Q,K=QC.J=Q,K=QD.J=Q,K=0E.J=0,K=Q10．欲使J K触发器按Q n+1=Q n工作，可使J K触发器的输入端。
A.J=K=1B.J=Q,K=QC.J=Q,K=QD.J=Q,K=1E.J=1,K=Q11．欲使J K触发器按Q n+1=0工作，可使J K触发器的输入端。
A.J=K=1B.J=Q,K=QC.J=Q,K=1D.J=0,K=1E.J=K=112．欲使J K触发器按Q n+1=1工作，可使J K触发器的输入端。
A.J=K=1B.J=1,K=0C.J=K=QD.J=K=0E.J=Q,K=013．欲使D触发器按Q n+1=Q n工作，应使输入D=。
A.0B.1C.QD.Q14．下列触发器中，克服了空翻现象的有。
A.边沿D触发器B.主从R S触发器C.同步R S触发器D.主从J K触发器15．下列触发器中，没有约束条件的是。
A.基本R S触发器B.主从R S触发器C.同步R S触发器D.边沿D触发器16．描述触发器的逻辑功能的方法有。
A.状态转换真值表B.特性方程C.状态转换图D.状态转换卡诺图17．为实现将J K触发器转换为D触发器，应使。
A.J=D,K=DB.K=D,J=DC.J=K=DD.J=K=D18.边沿式D触发器是一种稳态电路。
A.无B.单C.双D.多二、判断题（正确打√，错误的打×）１． D触发器的特性方程为Q n+1=D，与Q n无关，所以它没有记忆功能。
（）２． R S触发器的约束条件R S=0表示不允许出现R=S=1的输入。
（）３．同步触发器存在空翻现象，而边沿触发器和主从触发器克服了空翻。
（）４．主从J K触发器、边沿J K触发器和同步J K触发器的逻辑功能完全相同。
（）５．若要实现一个可暂停的一位二进制计数器，控制信号A=0计数，A=1保持，可选用T触发器，且令T=A。
（）６．由两个T T L或非门构成的基本R S触发器，当R=S=0时，触发器的状态为不定。
７．对边沿J K触发器，在C P为高电平期间，当J=K=1时，状态会翻转一次。
（）三、填空题1．触发器有个稳态，存储8位二进制信息要个触发器。
2．一个基本R S触发器在正常工作时，它的约束条件是R+S=1，则它不允许输入S=且R=的信号。
3．触发器有两个互补的输出端Q、Q，定义触发器的1状态为，0状态为，可见触发器的状态指的是端的状态。
4．一个基本R S触发器在正常工作时，不允许输入R=S=1的信号，因此它的约束条件是。
5．在一个C P脉冲作用下，引起触发器两次或多次翻转的现象称为触发器的，触发方式为式或式的触发器不会出现这种现象。
答案：一、选择题1．B2．C3．C4．D5．BD6．AD7．C8．C9．ABDE10．ACDE11．BCD12．BCE13． D14．ABD15． D16．ABCD17． A18． C二、判断题1.×2.√3.√4.√5.×6.×7.×三、填空题1．2 82．0 03．Q=1、Q=0Q=0、Q=1Q4．R S=05．空翻主从式边沿式习题二一、选择题1．同步计数器和异步计数器比较，同步计数器的显著优点是。
A.工作速度高B.触发器利用率高C.电路简单D.不受时钟C P控制。
2．把一个五进制计数器与一个四进制计数器串联可得到进制计数器。
A.4B.5C.9D.203．下列逻辑电路中为时序逻辑电路的是。
A.变量译码器B.加法器C.数码寄存器D.数据选择器4.N个触发器可以构成最大计数长度（进制数）为的计数器。
A.NB.2NC.N2D.2N5.N个触发器可以构成能寄存位二进制数码的寄存器。
A.N-1B.NC.N+1D.2N6．五个D触发器构成环形计数器，其计数长度为。
A.5B.10C.25D.327．同步时序电路和异步时序电路比较，其差异在于后者。
A.没有触发器B.没有统一的时钟脉冲控制C.没有稳定状态D.输出只与内部状态有关8．一位8421B C D码计数器至少需要个触发器。
A.3B.4C.5D.109.欲设计0，1，2，3，4，5，6，7这几个数的计数器，如果设计合理，采用同步二进制计数器，最少应使用级触发器。
A.2B.3C.4D.810．8位移位寄存器，串行输入时经个脉冲后，8位数码全部移入寄存器中。
A.1B.2C.4D.811．用二进制异步计数器从0做加法，计到十进制数178，则最少需要个触发器。
A.2B.6C.7D.8E.1012．某电视机水平-垂直扫描发生器需要一个分频器将31500H Z的脉冲转换为60H Z的脉冲，欲构成此分频器至少需要个触发器。
A.10B.60C.525D.3150013．某移位寄存器的时钟脉冲频率为100K H Z，欲将存放在该寄存器中的数左移8位，完成该操作需要时间。
A.10μSB.80μSC.100μSD.800m s14.若用J K 触发器来实现特性方程为AB Q A Q n 1n +=+，则J K 端的方程为 。
A.J =A B ，K =B A +B.J =A B ，K =B AC.J =B A +，K =A BD.J =B A ，K =A B15．要产生10个顺序脉冲，若用四位双向移位寄存器CT74LS194来实现，需要 片。
A.3B.4C.5D.1016．若要设计一个脉冲序列为1101001110的序列脉冲发生器，应选用 个触发器。
A.2B.3C.4D.10四、判断题（正确打√，错误的打×）1．同步时序电路由组合电路和存储器两部分组成。
（ ）2．组合电路不含有记忆功能的器件。
（ ）3．时序电路不含有记忆功能的器件。
（ ）4．同步时序电路具有统一的时钟CP 控制。
（ ）5．异步时序电路的各级触发器类型不同。
（ ）6．环形计数器在每个时钟脉冲CP 作用时，仅有一位触发器发生状态更新。
（ ）7．环形计数器如果不作自启动修改，则总有孤立状态存在。
（ ）8．计数器的模是指构成计数器的触发器的个数。
（ ）9．计数器的模是指对输入的计数脉冲的个数。
（ ）10．D 触发器的特征方程Q n +1=D ，而与Q n 无关，所以，D 触发器不是时序电路。
（ ）11．在同步时序电路的设计中，若最简状态表中的状态数为2N ，而又是用N 级触发器来实现其电路，则不需检查电路的自启动性。
（ ）12．把一个5进制计数器与一个10进制计数器串联可得到15进制计数器。
（ ）13．同步二进制计数器的电路比异步二进制计数器复杂，所以实际应用中较少使用同步二进制计数器。
（ ）14．利用反馈归零法获得N 进制计数器时，若为异步置零方式，则状态S N 只是短暂的过渡状态，不能稳定而是立刻变为0状态。
（ ）五、填空题1．寄存器按照功能不同可分为两类： 寄存器和 寄存器。
2．数字电路按照是否有记忆功能通常可分为两类：、。
3．由四位移位寄存器构成的顺序脉冲发生器可产生个顺序脉冲。
4．时序逻辑电路按照其触发器是否有统一的时钟控制分为时序电路和时序电路。
答案：四、选择题1．A2．D3．C4．D5．B6．A7．B8．B9．B10． D11． D12． A13． B14．AB15． A16． C五、判断题1.√2.√3.√4.√5.×6.×7.√8.×9.× 10.×11.√ 12.× 13.× 14.√六、填空题1．移位数码2．组合逻辑电路时序逻辑电路3．44．同步异步。