计算机组成原理课程设计硬布线控制器的设计与实现
计算机组成原理课程设计任务书
华中科技大学计算机学院计算机组成原理课程设计任务书计算机组成原理是计算机专业的核心专业基础课。
课程设计是学完该课程并进行了多个单元实验后，综合利用所学的理论知识，并结合在单元实验中所积累的计算机部件设计和调试方法，设计出一台支持自有指令系统的简单计算机系统。
所设计的系统能在基于EDA的实验平台上运行一段基于自有指令的程序，通过检查程序结果的正确性来判断所设计计算机系统正确性。
课程设计属于设计型实验，不仅锻炼学生简单计算机系统的设计能力，而且通过进行主机系统及底层功能部件电路的设计及实现、系统的故障分析与定位、系统调式等环节的锻炼，进一步提高分析和解决问题的能力。
1．课程设计题目课程设计的主要任务是设计一台简单的计算机系统,并调试通过。
围绕这一主要目标，课程设计的题目可以根据自己的设计内容、实现方式、所设计的计算机系统的结构从下列备选题中选取，也可以自己命题。
1)基于微程序控制器的简单计算机系统设计与实现2)基于硬布线控制器的简单计算机系统设计与实现3)基于微程序控制和硬布线相结合的简单计算机系统设计与实现4)支持流水线的简单计算机系统设计与实现5)基于总线结构的简单计算机系统设计与实现6)基于FPGA的简单计算机系统设计与实现7)支持中断的简单计算机系统设计与实现还可以在上述机器中支持其它功能,如溢出判断功能、浮点运算功能等。
2、简单计算机系统的设计目标计算机系统设计的总体目标是设计模型机系统的总体结构、指令系统和时序信号。
在对该模型机系统中的部件功能利用EDA软件的仿真功能进行仿真分析和功能验证的基础上，将部分电路下载到FPGA，并与适当的外围器件(包括部分芯片、输入/输出开关、LED显示等)相配合，实现模型机的主机系统。
要求所设计的主机系统能支持自动和单步运行方式，能正确地执行存放在主存中程序的功能，对主要的数据流和控制流通过LED适时显示信息。
3．本课程设计的主要技术指标1)支持算术运算、逻辑运算、存储器读写、寄存器间数据传送等几类指令。
计算机组成原理 5.5 硬布线控制器..
如何解决？
如何解决？
假设执行过程分5段
如何解决？
例4：流水线中有三类数据相关冲突：写后读相关； 读后写相关；写后写相关。判断以下三组指令各存 在哪种类型的数据相关。
(1) I1: I2: (2) I3: I4: (3) I5: I6:
ADD R1，R2，R3 ； (R2) + (R3)->R1 写后读 SUB R4，R1，R5 ； (R1) - (R5)->R4 STA M(x)，R3 ； (R3)->M(x)，M(x)存储单元 读后写 ADD R3，R4，R5 ； (R4)+(R5)->R3 MUL R3，R1，R2 ； (R1)×(R2)->R3 写后写 ADD R3，R4，R5 ； (R4) + (R5)->R3
P157,例3,写出控制信号的逻辑表达式
Tx在图中看不出来
总结：两种控制器比较微ຫໍສະໝຸດ 序 硬布线
执行速度 可扩展性 规整性 设计的难易程度 电路复杂程度 应用范围
5.7
流水CPU
一、并行处理技术(阅读) •并行的含义 •时间并行
•空间并行
•时间并行＋空间并行
二、流水计算机的系统组成（示例）
5.8 RISC CPU
读P171页 RISC概括的三个基本要素 RISC机器的特征是
小结
流水CPU的设计思想 有哪三种冲突
P175,例5，画时空图
P175,例5，画时空图
W2 W1 乘3 乘2 乘1 加2 加1
取/存
I1:M(A)->R1 I2:(R2)+(R1)->R2 I3:(R3)+(R4)->R3 I4:(R4)*(R5)->R4 I5:M(B)->R6 I6:(R6)*(R7)->R6
计算机组成原理第五章第5讲硬布线控制器模板PPT课件
若干个 节拍脉 冲
图5.29 硬布线控制器的指令周期流程图
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5.5 硬布线控制器
（3）微操作控制信号的产生
• 在硬布线控制器中，某一微操作控制信号由布 尔代数表达式描述的输出函数产生。
• 设计微操作控制信号的方法和过程是，根据所 有机器指令流程图，寻找出产生同一个微操作 信号的所有条件，并与适当的节拍电位和节拍 脉冲组合，从而写出其布尔代数表达式并进行 简化，然后用门电路或可编程器件来实现。
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5.5 硬布线控制器
（4）设计步骤
• ①画出指令流程图 • ②列出微操作时间表
将指令流程图中的微操作合理地安排到各个机器周 期的相应节拍和脉冲中去；
微操作时间表形象地表明：什么时间、根据什么条 件发出哪些微操作信号。
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5.5 硬布线控制器
③进行微操作信号的综合
当列出所有指令的微操作时间表之后，需 要对它们进行综合分析，把凡是要执行某一微 操作的所有条件(哪条指令、哪个机器周期、哪 个节拍和脉冲等)都考虑在内，加以分类组合， 列出各微操作产生的逻辑表达式，然后加以简 化，使逻辑表达式更为合理。
• 组合逻辑控制器除了节拍脉冲信号外，还需要 节拍电位信号。
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5.5 硬布线控制器
工作原理
• 当机器加电工作时，某一操作控制信号C在某 条特定指令和状态条件下，在某一时序信号的 特定节拍电位和节拍脉冲时间间隔中起作用， 从而激活这条控制信号线，对执行部件实施控 制。
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5.5 硬布线控制器
P167 图5.29
硬布线控制器
1
整体概述
概况一
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计算机组成原理课程设计参考任务书
计算机组成原理课程设计任务说明书题目1：硬布线控制器设计要求：用硬布线控制器实现以下指令功能，设计各指令格式以及编码，根据定义的机器指令，自拟编写包含以下指令的应用程序。
参考实验5.2，在此基础上增加如下指令加：ADD Ri ; R← R+ Ri,i={0-3}减：SUB Ri ; R← R- Ri, i={0-3}与：AND Imme ; R0← Rand Imme或：OR mem ; R0← Ror (mem)题目2：微程序设计要求：用微程序控制器实现以下指令功能，设计各指令格式以及编码，并实现各机器指令微代码，根据定义的机器指令，自拟编写包含以下指令的应用程序。
参考实验5.3、6.1，在此基础上增加如下指令调用：CALL addr ;指令功能与80X86相同，addr是8位二进制地址返回：RET ；存储器到存储器传送：MOV memi , memj; memi←(memj), i<>j，memi内存单元地址带左移的加法运算：ADD Ri , Rj, N ; Ri←（Ri）+（Rj）<<N ，Rj中内容不变说明：1、2人一组，自由组合，任选一题完成2、每组提交一份课程设计报告，每人提交一份课程设计总结，每人提交一份评分成绩页3、课程设计报告要求至少应包含以下部分：微程序控制器原理总体设计（系统构成）详细设计（标明成员完成内容）指令格式、编码，微指令格式以及编码，微程序流程图等测试结论参考文献4、考核与成绩评定考核内容：实际系统运行结果演示，回答相关问题成绩评定方法：考核内容结合课程设计报告评定成绩。
硬连线控制器设计
硬连线控制器设计模型机硬连线控制器设计一、实验目的（1）融会贯通计算机组成原理与体系结构课程各章教学内容，通过知识的综合运用，加深对CPU个模块工作原理及相互联系的认识；（2）掌握硬连线控制器的设计方法；（3）培养科学研究能力，取得设计和调试的实践经验。
二、实验设备（1）TEC-8实验系统1台（2）Pentium 3 以上的PC 1台（3）双踪示波器1台（4）直流万用表1块（5）逻辑测试笔（在TEC-8实验台上）1支三、设计与调试任务（1）设计一个硬连线控制器，和TEC-8模型计算机的数据通路结合在一起，构成一个完整的CPU，对该CPU要求：●能顾完成控制台操作，包括启动程序运行、读存储器、写存储器、读寄存器、写寄存器。
●能够执行表3.1中的指令，完成规定的指令功能。
表3.1中，XX代表任意值，Rs代表源寄存器号，Rs代表目的寄存器号。
在条件转移指令中，@代表当前PC的值，offset是一个四位的有符号数，第三位是符号位，0代表正数，1代表负数。
注意：@不是当前指令的PC 值，而是当前指令的PC值加1。
表3.1新设计CPU的指令系统●在Quartus||下对硬连线控制器进行编程的编译。
●将编译后的硬连线控制器下载到TEC-8实验台的可编程器件EPM7128S中去，使得EPM7128S成为一个硬连线控制器。
●根据指令系统，编写检测硬连线控制器正确性的测试程序，并用测试程序对硬连线控制器在单微指令方式下进行调试，直到成功。
（2）在调试成功的基础上，整理出设计文件。
1.硬连线控制器逻辑模块图；2.硬连线控制器指令周期流程图；3.硬连线控制器的硬件描述语言源程序；4.测试程序；5.设计说明书；6.调试总结。
四、硬连线控制器逻辑模块图本实验要求设计硬连线控制器，而仍然利用实验台的数据通路和其他模块。
因此我们只需对硬连线控制器部分进行编程就行了。
TEC-8模型计算机电路框图如下图1。
图1 TEC-8模型计算机电路框图从电路框图中可知，硬连线控制器与微程序控制器不同，其产生的控制信号除了受译码器输出信号SWC~SWA、IR7~IR4，节拍电位信号T1~T3，状态条件信号Z、C，以及CLR#的控制外，还受时序发生器产生的节拍脉冲信号W3~W1的控制。
组成原理实验报告-基于硬布线控制器设计并实现
评语: 课中检查完成的题号及题数：课后完成的题号与题数：成绩: 指导教师:实验报告日期：2011-1-12实验名称：基于硬布线控制器设计并实现带中断功能的复杂模型机班级：学号：姓名：一、实验目的：1. 掌握硬布线控制器的组成原理、设计方法；2. 了解硬布线控制器和微程序控制器的各自优缺点；3. 掌握并会设计带中断功能的复杂模型机的硬布线控制器。
二、实验内容：1. 根据带中断功能的复杂模型机的微程序流图，画出状态机描述图；2. 分析每个状态所需的控制信号，产生控制信号表，并用VHDL语言来设计程序，实现状态机描述的功能；3. 用Quartus软件进行编译链接，选择器件，定义管脚，编程下载，然后用CM3P联机测试每一条机器指令的功能。
三、项目要求及分析：实验要求设计带中断功能的复杂模型机的硬布线控制器，可先参照前面带中断处理能力的模型机设计实验画出微程序流程图，参照二进制微代码表设控制信号表。
然后用VHDL语言编程实现，主要注意原P<1>—P<4>的修改，采用分支语句实现。
然后就是连线装载带中断处理能力的模型机微程序检验。
四、具体实现：应包括：状态图、控制信号表、控制引脚图、VHDL程序、机器码验证程序等。
2、控制状态表：INTA/WR/RD/IOM/S3/S2/S1/S0/LDA/LDB/LDR0/LDSP/L0AD/LDAR/LDIR/ALUB/RSB/RDB/RIB/SPB/PCB/LDPC/STI/CLI S0 100000000000100111111010S1 100000000000100111111011S2 100000000000110111110111S3 101000000000101111111011S4 100000000100100101111011S5 100010010010100011111011S6 100000000100100101111011S7 100000100010100011111011S8 101000000000110111111011S9 101100000010100111111011S10 101000000000110111111011S11 100000000000100111111011S12 101000000010100111111011S13 110000000000100110111011S16 110100000000100101111011 S17 101000000010100111111011 S18 110000000000100101111011 S19 100000001000100111101011 S20 100011010001100011111011 S21 100011000001100011111011 S22 100000000000110111101011 S23 101000000010100111111011 S24 100011000001100011111011 S25 100000000000110111101011 S26 101000000000000111111111 S27 100000000000000011111111 S28 101000001000100111111011 S29 101000000000110111111011 S30 101000000000110111111011 S31 101000001000100111111011 S32 101000000000110111111011 S33 000000000000110111101011 S34 110000000000100111110011 S35 100000001000100111101011 S36 100011010001100011111011 S37 000000000000110111111011 S38 101000000000000111111111 S39 101000001000100111111011 S40 100000000100100111011011 S41 100010010000110011111011 S42 100010011000100011111011 S43 101000001000100111111011 S44 100000000100100111110011 S45 100010010000110011111011 S46 100010011000100011111011 S47 100000001000100110111011 S48 100000001000100110111011 S49 100000000000110111110111 S50 100000000000110111110111 S51 100000000010100101111011 S52 100000000000100111111011 S53 100000000000110111110111 S54 100000000000100111111001 S55 100000000000100111111010 S56 100000000000110111101011 S57 100000001000100111101011 S58 1000000010001001111010114、VHDL程序：LIBRARY IEEE;USE IEEE.std_logic_1164.ALL;ENTITY CONTROLLER ISPORT(RESET : IN STD_LOGIC;T1 : IN STD_LOGIC;INTR : IN STD_LOGIC;INS : IN STD_LOGIC_VECTOR(7 DOWNTO 0);CTRL : OUT STD_LOGIC_VECTOR(23 DOWNTO 0));END CONTROLLER;ARCHITECTURE CONTROLLER_ARCH OF CONTROLLER ISTYPE STA TE IS (S0,S1,S2,S3,S4,S5,S6,S7,S8,S9,S10,S11,S12,S13,S14,S15,S16,S17,S18,S19,S20,S21,S22,S23,S24,S25,S26,S27,S28,S29,S30,S31,S32,S33,S34,S35, S36,S37,S38,S39,S40,S41,S42,S43,S44,S45,S46,S47,S48,S49,S50,S51,S52,S53,S54, S55,S56,S57,S58,S59,S60,S61,S62);SIGNAL CUFSM: STATE;--CTRL:INTA,WR,RD,IOM,S3,S2,S1,S0,LDA,LDB,LDRI,LDSP,LOAD,LDAR,LDIR,ALU_B,RS_B,RD_B,RI_B,SP_B,PC _B,LDPC,STI,CLIBEGINPROCESS (T1,RESET,INTR,INS)BEGINIF RESET = '0' THENCTRL <= "100000000000100111111010"; --CLICUFSM <= S0;ELSIF T1'EVENT AND T1 = '1' THENCASE CUFSM ISWHEN S0 =>CTRL <= "100000000000100111111011"; --中断判断CUFSM <= S1;WHEN S1 =>IF INTR='1' THENCTRL <= "000000000000110111101011"; --R0->BUS,BUS->ACUFSM <= S33;ELSE CTRL <= "100000000000110111110111";CUFSM <= S2;END IF;WHEN S33=>CTRL <= "110000000000100111110011";CUFSM <= S34;WHEN S34=>CTRL <= "100000001000100111101011";CUFSM <= S35;WHEN S35=>CTRL <= "100011010001100011111011";CUFSM <= S36;WHEN S36=>CUFSM <= S37;WHEN S37=>CTRL <= "101000000000000111111111";CUFSM <= S38;WHEN S38=>CTRL <= "100000000000110111110111";CUFSM <= S2;WHEN S2=>CTRL <= "101000000000101111111011";CUFSM <= S3;WHEN S3 =>IF INS(7 downto 4) = "0000" THEN --ADD INSCTRL <= "100000001000100110111011";CUFSM <= S47;ELSIF INS(7 downto 4) = "0001" THEN --AND INS CTRL <= "100000001000100110111011";CUFSM <= S48;ELSIF INS(7 downto 4) = "0010" THEN -- IN INS CTRL <= "100000000000110111110111";CUFSM <= S49;ELSIF INS(7 downto 4) = "0011" THEN --OUT INS CTRL <= "100000000000110111110111";CUFSM <= S50;ELSIF INS(7 downto 4) = "0100" THEN -- MOV INS CTRL <= "100000000010100101111011";CUFSM <= S51;ELSIF INS(7 downto 4) = "0101" THEN -- HLT INS CTRL <= "100000000000100111111011";CUFSM <= S52;ELSIF INS(7 downto 4) = "0110" THEN -- LDI INS CTRL <= "100000000000110111110111";CUFSM <= S53;ELSIF INS(7 downto 4)= "0111" THEN -- STI INSCUFSM <= S54;ELSIF INS(7 downto 4) = "1000" THEN -- CLI INSCTRL <= "100000000000100111111010";CUFSM <= S55;ELSIF INS(7 downto 4) = "1001" THEN -- PUSH INSCTRL <= "100000000000110111101011";CUFSM <= S56;ELSIF INS(7 downto 4) = "1010" THEN -- POP INSCTRL <= "100000001000100111101011";CUFSM <= S57;ELSIF INS(7 downto 4) = "1011" THEN -- INET INSCTRL <= "100000001000100111101011";CUFSM <= S58;ELSIF INS(7 downto 6) = "11" AND INS(3 downto 2) = "00" THEN -- 直接INS CTRL <= "100000000000110111110111";CUFSM <= S59;ELSIF INS(7 downto 6) = "11" AND INS(3 downto 2) = "01" THEN -- 间接INS CTRL <= "100000000000110111110111";CUFSM <= S60;ELSIF INS(7 downto 6) = "11" AND INS(3 downto 2) = "10" THEN -- 变址INS CTRL <= "100000000000110111110111";CUFSM <= S61;ELSIF INS(7 downto 6) = "11" AND INS(3 downto 2) = "11" THEN -- 相对INS CTRL <= "100000000000110111110111";CUFSM <= S62;END IF;WHEN S47=>CTRL <= "100000000100100101111011";CUFSM <= S4;WHEN S4=>CTRL <= "100010010010100011111011";CUFSM <= S5;WHEN S5=>CTRL <= "100000000000100111111011";WHEN S48=>CTRL <= "100000000100100101111011";CUFSM <= S6;WHEN S6 =>CTRL <= "100000100010100011111011";CUFSM <= S7;WHEN S7=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S49=>CTRL <= "101000000000110111111011";CUFSM <= S8;WHEN S8=>CTRL <= "101100000010100111111011";CUFSM <= S9;WHEN S9=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S50=>CTRL <= "101000000000110111111011";CUFSM <= S10;WHEN S10=>CTRL <= "110100000000100101111011";CUFSM <= S16;WHEN S16=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S51=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S52=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S53=>CUFSM <= S17;WHEN S17=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S54=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S55=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S56=>CTRL <= "110000000000100101111011";CUFSM <= S18;WHEN S18=>CTRL <= "100000001000100111101011";CUFSM <= S19;WHEN S19=>CTRL <= "100011010001100011111011";CUFSM <= S20;WHEN S20=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S57=>CTRL <= "100011000001100011111011";CUFSM <= S21;WHEN S21=>CTRL <= "100000000000110111101011";CUFSM <= S22;WHEN S22=>CTRL <= "101000000010100111111011";CUFSM <= S23;WHEN S23=>CTRL <= "100000000000100111111011";CUFSM <= S1;CTRL <= "100011000001100011111011";CUFSM <= S24;WHEN S24=>CTRL <= "100000000000110111101011";CUFSM <= S25;WHEN S25=>CTRL <= "101000000000000111111111";CUFSM <= S26;WHEN S26=>CTRL <= "100000000000100111111011";CUFSM <= S1;WHEN S59=>CTRL <= "101000001000100111111011";CUFSM <= S28;WHEN S28=>CTRL <= "101000000000110111111011";CUFSM <= S29;WHEN S60=>CTRL <= "101000000000110111111011";CUFSM <= S30;WHEN S30=>CTRL <= "101000001000100111111011";CUFSM <= S31;WHEN S31=>CTRL <= "101000000000110111111011";CUFSM <= S32;WHEN S61 =>CTRL <= "101000001000100111111011";CUFSM <= S39;WHEN S39 =>CTRL <= "100000000100100111011011";CUFSM <= S40;WHEN S40 =>CTRL <= "100010010000110011111011";WHEN S41 =>CTRL <= "100010011000100011111011";CUFSM <= S42;WHEN S62 =>CTRL <= "101000001000100111111011";CUFSM <= S43;WHEN S43 =>CTRL <= "100000000100100111110011";CUFSM <= S44;WHEN S44 =>CTRL <= "100010010000110011111011";CUFSM <= S45;WHEN S45 =>CTRL <= "100010011000100011111011";CUFSM <= S46;WHEN S29=>IF INS(7 downto 4) = "1100" THENCTRL <= "101000000010100111111011";CUFSM <= S12;ELSIF INS(7 downto 4) = "1101" THENCTRL <= "110000000000100110111011";CUFSM <= S13;ELSIF INS(7 downto 4) = "1110" THENCTRL <= "100000000000000011111111";CUFSM <= S14;ELSIF INS(7 downto 4) = "1111" THENCTRL <= "100000000000100111111011";CUFSM <= S15;END IF;WHEN S32=>IF INS(7 downto 4) = "1100" THENCTRL <= "101000000010100111111011";CUFSM <= S12;ELSIF INS(7 downto 4) = "1101" THENCTRL <= "110000000000100110111011";CUFSM <= S13;ELSIF INS(7 downto 4) = "1110" THENCTRL <= "100000000000000011111111";CUFSM <= S14;ELSIF INS(7 downto 4) = "1111" THENCTRL <= "100000000000100111111011";CUFSM <= S15;END IF;WHEN S42 =>IF INS(7 downto 4) = "1100" THENCTRL <= "101000000010100111111011";CUFSM <= S12;ELSIF INS(7 downto 4) = "1101" THENCTRL <= "110000000000100110111011";CUFSM <= S13;ELSIF INS(7 downto 4) = "1110" THENCTRL <= "100000000000000011111111";CUFSM <= S14;ELSIF INS(7 downto 4) = "1111" THENCTRL <= "100000000000100111111011";CUFSM <= S15;END IF;WHEN S46 =>IF INS(7 downto 4) = "1100" THENCTRL <= "101000000010100111111011";CUFSM <= S12;ELSIF INS(7 downto 4) = "1101" THENCTRL <= "110000000000100110111011";CUFSM <= S13;ELSIF INS(7 downto 4) = "1110" THENCTRL <= "100000000000000011111111";CUFSM <= S14;ELSIF INS(7 downto 4) = "1111" THENCTRL <= "100000000000100111111011";CUFSM <= S15;END IF;WHEN S12=>CTRL <= "100000000000100111111011"; --R0->BUS,BUS->BCUFSM <= S1;WHEN S13=>CTRL <= "100000000000100111111011"; --R0->BUS,BUS->BCUFSM <= S1;WHEN S14=>CTRL <= "100000000000100111111011"; --R0->BUS,BUS->BCUFSM <= S1;WHEN S15=>IF INS = "00000000" THENCTRL <= "100000000000100111111011";CUFSM <= S11;ELSIF INS = "10000000" THENCTRL <= "100000000000000011111111";CUFSM <= S27;END IF;WHEN S11=>CTRL <= "100000000000100111111011"; --R0->BUS,BUS->BCUFSM <= S1;WHEN S27=>CTRL <= "100000000000100111111011"; --R0->BUS,BUS->BCUFSM <= S1;END CASE;END IF;END PROCESS;END CONTROLLER_ARCH ;5、机器码验证程序：$P 00 60 ; LDI R0,13H 将立即数13装入R0$P 01 13$P 02 30 ; OUT C0H,R0 将R0中的内容写入端口C0中，即写$P 03 C0 ; ICW1，边沿触发，单片模式，需要ICW4 $P 04 60 ; LDI R0,30H 将立即数30装入R0$P 05 30$P 06 30 ; OUT C1H,R0 将R0中的内容写入端口C1中，即写$P 07 C1 ; ICW2，中断向量为30-37$P 08 60 ; LDI R0,03H 将立即数03装入R0$P 09 03$P 0A 30 ; OUT C1H,R0 将R0中的内容写入端口C1中，即写$P 0B C1 ; ICW4，非缓冲，86模式，自动EOI$P 0C 60 ; LDI R0,FEH 将立即数FE装入R0$P 0D FE$P 0E 30 ; OUT C1H,R0 将R0中的内容写入端口C1中，即写$P 0F C1 ; OCW1，只允许IR0请求$P 10 63 ; LDI SP,A0H 初始化堆栈指针为A0$P 11 A0$P 12 70 ; STI CPU开中断$P 13 20 ; IN R0,00H 从端口00（IN单元）读入计数初值$P 14 00$P 15 41 ; LOOP：MOV R1,R0 移动数据，并等待中断$P 16 E0 ; JMP LOOP 跳转，并等待中断$P 17 15; 以下为中断服务程序：$P 20 80 ; CLI CPU关中断$P 21 61 ; LDI R1,01H 将立即数01装入R1$P 22 01$P 23 04 ; ADD R0,R1 将R0和R1相加，即计数值加1$P 24 30 ; OUT 40H,R0 将计数值输出到端口40（OUT单元）$P 25 40$P 26 70 ; STI CPU开中断$P 27 B0 ; IRET 中断返回$P 30 20 ; IR0的中断入口地址20五、运行结果：初始化8259，然后原地踏步等待中断，每中断一次R0 +1，把R0输出到OUT单元计算了14次，如out 单元：六、所遇问题及解决方法：VHDL语言编程主要实现各个分支，这里要参照流程图，细心不出错后面实现就比较简单了。
硬布线控制器组合逻辑单元logisim设计原理
硬布线控制器组合逻辑单元logisim设计原理硬件布线控制器是一种用于控制计算机硬件的电路单元。
它通过输入和输出设备（如键盘、显示器、鼠标等）与计算机的中央处理器（CPU）进行通信，控制计算机各个部件的操作和数据传输。
硬布线控制器的设计原理是通过使用组合逻辑单元来实现不同的控制功能。
组合逻辑单元是由一系列逻辑门和触发器等构成的，它们可以实现不同的布尔逻辑运算。
在硬布线控制器中，组合逻辑单元被用于实现指令解码、数据传输控制、算术逻辑操作等功能。
在硬布线控制器中，指令解码是其中的一个重要功能。
当计算机接收到指令时，硬布线控制器会将指令进行解码，确定所需的操作，并将其发送到对应的硬件模块执行。
为了实现指令解码，可以使用译码器、多路选择器等组合逻辑单元来实现。
在解码过程中，控制器还需要保存程序计数器（PC）的值，以确保指令的顺序和正确运行。
数据传输控制是另一个重要的功能。
在计算机运行过程中，数据的输入和输出是不可避免的。
硬布线控制器使用组合逻辑单元来控制数据的输入和输出，包括通过总线（如地址总线、数据总线等）进行数据传输、选择合适的存储单元来存储数据等。
此外，硬布线控制器还可以实现算术逻辑操作。
在计算机运行过程中，通常需要进行一些数学或逻辑运算，如加法、减法、与门、或门、非门等。
硬布线控制器使用组合逻辑单元来实现这些运算，以支持计算机对数据的处理和操作。
总之，硬布线控制器通过使用组合逻辑单元实现了各种控制功能，以及数据传输和运算等操作。
它是计算机系统中不可或缺的一部分，能够使计算机能够进行各种操作，并且高效地处理和传输数据。
设计和理解硬布线控制器的原理对于学习和理解计算机系统的工作原理至关重要。
计算机组成原理实验 硬布线控制器
计算机组成原理硬布线控制器课件
实现复杂度
硬布线控制器的实现复杂度相对 较低，因为其控制逻辑通过硬件 电路实现，而微程序控制器则需 要编写和维护微程序代码，实现
复杂度较高。
02
硬布线控制器的组 成
控制存储器
功能
存储控制指令，决定各个部件的操作 。
特点
速度快，不易出错，但不易修改和扩 展。
输入输出接口
功能
连接控制器与外部设备，实现数据输入输出。
输入输出控制
硬布线控制器还负责控制 计算机系统比较
执行速度
硬布线控制器由于采用硬件逻辑 电路实现控制指令的执行，因此 在执行速度上通常比微程序控制
器更快。
设计灵活性
微程序控制器通过微程序实现控 制指令的执行，设计灵活性较高 ，而硬布线控制器则相对固定，
高速与低功耗
随着数据处理需求的增长，对硬布线控制器的数据传输速率和功耗性能提出了更高的要求 。未来的控制器将致力于实现更高的数据传输速度和更低的功耗，以满足不断增长的计算 需求。
技术展望
01
新材料与新工艺
随着新材料和新工艺的发展，硬布线控制器有望采用更先进的材料和制
造工艺，以提高性能、降低成本并实现更小的体积。这为控制器在更多
领域的应用提供了可能。
02
可重构计算
可重构计算技术的引入将为硬布线控制器带来新的发展机遇。通过可重
构计算，控制器可以根据不同的任务需求动态调整内部结构，实现高效
的任务处理。
03
人工智能与控制器的融合
随着人工智能技术的不断发展，未来硬布线控制器将与人工智能技术深
度融合。通过集成人工智能算法，控制器能够更好地处理复杂的任务，
变化的计算机系统需求。
06
计算机组成原理第五章 第5讲 硬布线控制器
5.5 硬布线控制器
（2）指令的执行流程
• 微程序控制器时序信号简单。只需要若干节拍 脉冲信号即可。 • 组合逻辑控制器除了节拍脉冲信号外，还需要 节拍电位信号。
5.5 硬布线控制器
工作原理
• 当机器加电工作时，某一操作控制信号C在某 条特定指令和状态条件下，在某一时序信号的 特定节拍电位和节拍脉冲时间间隔中起作用，。
5.5 硬布线控制器
P167 图5.29
节拍 电位
若干个 节拍脉 冲 图5.29 硬布线控制器的指令周期流程图
5.5 硬布线控制器
（3）微操作控制信号的产生
• 在硬布线控制器中，某一微操作控制信号由布 尔代数表达式描述的输出函数产生。 • 设计微操作控制信号的方法和过程是，根据所 有机器指令流程图，寻找出产生同一个微操作 信号的所有条件，并与适当的节拍电位和节拍 脉冲组合，从而写出其布尔代数表达式并进行 简化，然后用门电路或可编程器件来实现。
5.5 硬布线控制器
④实现电路 根据整理并化简的逻辑表达式组，可以 用一系列组合逻辑电路加以实现，加根据 逻辑表达式画出逻辑电路图，用逻辑门电 路的组合来实现之，也可以直接根据逻辑 表达式，用PLA或其他逻辑电路实现。 PS. PLA(Programmable logic arrays) 可编程逻辑阵列
5.5 硬布线控制器
（4）设计步骤
• ①画出指令流程图 • ②列出微操作时间表
将指令流程图中的微操作合理地安排到各个机器周 期的相应节拍和脉冲中去； 微操作时间表形象地表明：什么时间、根据什么条 件发出哪些微操作信号。
5.5 硬布线控制器
③进行微操作信号的综合
计算机组成原理：6.3 控制器的设计
MAR
R MDR PC IR ID IND EX
FE 取指
( PC ) +1 MDR OP( IR ) I 1 1
T2
I
间址特征
三、组合逻辑设计步骤
1. 列出操作时间表
工作 状态 周期 节拍 条件 标记
微操作命令信号 CLA COM ADD STA LDA JMP
Ad (IR) 1 MAR R
T0
本时钟周期末 上升沿后 MBR输出数据 AC输出计算结 果
⑥
IR
PC +4
⑤
存储器取数，取 ②=1 出结果送MBR ALU把MBR输 出与AC输出相 加，结果送AC ①=00
控制信号产 生电路
①②③④⑤⑥
CLK
分析指令ADD x所涉及的微操作
“PC送MAR” “设置读条件”
存储器 存储体 AC ① ALU 运算器 ⑥ IR PC +4 控制信号产 生电路
(AC)+(MDR) AC T2
MDR
MDR 0
M(MAR)
AC AC
三、组合逻辑设计步骤
1. 列出操作时间表
工作 状态 周期 节拍 条件 标记 T0 T1 微操作命令信号 CLA COM ADD STA LDA JMP PC 1 M(MAR) ( PC ) +1 MDR T2 OP( IR ) I 1 1 IND EX 1 1 MAR R MDR PC IR ID 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
NEXT: …… 24
20 16 12 8 4 0
28
STORE SHL ADD LOAD STORE SHL ADD LOAD
计算机组成原理课程设计
C=1
M4=0 LDR4 PC_ADD LDPC
SKIP CST1
CST1 WRD SKIP
WRD SST1 M1=0 LDDR1 M2=0 LDDR2 SKIP
WRD SST1 M1=0 LDDR1 M2=0 LDDR2 SKIP
WRD SST1 M1=0 LDDR1 M2=0 LDDR2 SKIP
设计与调试任务
• 在硬联线控制器的基础上，设计一台硬 联线控制器的流水模型计算机；
• 根据设计图纸，在通用实验台上进行组 装，或对硬联线控制器方案的模型机进 行改装，并调试成功；
• 在组装调试成功的基础上，整理出设计 图纸和其他文件。
设计与调试任务
• 总框图（数据通路） • 硬布线控制器逻辑模块图 • ABEL语言源程序 • 硬布线控制流程图 • 模拟向量测试方程 • 元件排列图 • 设计说明书 • 调试小结
CEL# LRW=1
TJ SKIP
SW_BUS# CEL# LRW=0 SKIP
SW_BUS# CEL# LRW=0
SW_BUS# CEL# LRW=0
接下图
SKIP
CER
CER
W2
LDIR TJ
LDIR
W3
SW_BUS#
LDER
SW_BUS# LDAR1
SW_BUS# LDAR1
SW_BUS# LDAR1
M1=0 LDDR1 M2=0 LDDR2 SKIP SST1
M1=0 LDDR1 M2=0 LDDR2 SKIP SST1
RS_BUS# LDAR1 SKIP SST1
M2=0 LDAR2 RS_BUS# LDAR1 SKIP CST1
RS_BUS# M4=1 LDR4 SKIP CST1
硬布线控制器设计与调试 课程设计..
设计题目：硬布线控制器设计与调试课程名称：计算机组成原理课程设计任课教师：黄岚班级：计算机141学号：1408010112姓名：目录一、课程设计简述： (3)1.教学目的： (3)2.课设任务： (3)3.实验设备简介： (3)3.1、TEC4-A计算机组成原理实验系统[1] (3)3.2、万用表 (5)3.3、PC机 (5)二、总体设计思路： (5)1.指令系统： (5)2.数据通路： (6)3.硬布线控制器的设计原理： (7)三、设计与调试方案： (7)1.设计步骤： (7)1.1.根据数据通路得出指令周期流程图 (7)1.2.根据指令流程图将微信号的输出条件列出： (10)1.3.根据微信号的输出条件写用ABEL语言表示的布尔表达式： (11)2.调试步骤： (14)四、验证性实验： (14)1.课程设计要求的基础实验： (14)预置寄存器及存储单元内容： (14)程序代码： (14)执行结果： (15)2.自备的检验性实验： (15)预置寄存器及存储单元内容： (15)程序代码： (15)执行结果： (15)五、课程设计中遇到的问题及体会： (16)参考文献： (16)硬布线控制器的设计与调试课程设计报告一、课程设计简述：1.教学目的：1)融会贯通计算机组成原理课程和计算机系统结构课程的内容，通过知识的综合运用，加深对计算机系统各模块的工作原理及相互联系的认识，特别是对硬布线控制器的认识。
2)学习运用ISP（在系统编程）技术进行设计和调试的基本步骤和方法，熟悉集成开发软件中设计调试工具的使用，体会ISP技术相对于传统开发技术的优点。
3)培养科学研究的独立工作能力，取得工程设计与组装调试的实践经验。
2.课设任务：1)按给定的数据格式和指令系统，在所提供的器件范围内，设计一台硬布线控制器控制的模型计算机。
2)根据设计图纸，在通用实验台上进行组装，并调试成功。
3)在组装调试成功的基础上，整理出设计图纸和其他文件，包括：A.总框图（数据通路图）；B.硬布线控制器逻辑模块图；C.模块ABEL语言源程序（如果有的话）；D.硬布线控制流程图；E.元件排列图；F.设计说明书；G.调试小结。
硬布线控制器
硬布线控制器计算机组成原理实验课常规型硬布线控制器的设计与调试科目：计算机组成原理指导教师：实验人：实验时间：实验背景硬布线控制器是早期设计计算机的一种方法。
这种方法是把控制部件看作为产生专门固定时序控制信号的逻辑电路，二次逻辑电路以示用最少元件和取得最高操作速度为设计目标。
一旦控制部件构成后，除非重新设计和物理上对它重新布线，否则要想增加新的控制功计算机组成原理实验课能是不可能的。
硬布线控制器是计算机中最复杂的逻辑部件之一，由于其结构上的缺陷使得对它进行设计和调试非常复杂且代价很大。
正因为如此，硬布线控制器被微程序控制器所取代。
但是随着新一代机器及VLSI技术的发展，硬布线逻辑设计思想又得到了重视。
设计要求针对TEC-4实验台利用isp__芯片设计一个硬布线控制器，本控制器可以执行五条控制台指令：PR,KRD,KWE,KLD,KRR以及九条机器指令:ADD,SUB,MUL,AND,STA,LDA,JMP, JC,STP。
实验目的融会贯通计算机组成原理课程和计算机系统结构课程的内容，通过知识的综合运用，加深对计算机系统各模块的工作原理及相互联系的认识，特别是对硬联线控制器的认识。
学习运用ISP技术进行设计和调试的基本步骤和方法，熟悉集成开发软件中设计，模拟调试工具的使用，体会ISP技术相对于传统开发技术的优点。
培养科学研究的独立工作能力，取得工程设计与组装调试的实践经验。
实验设备TEC-4计算机组成原理实验系统一台双踪示波器一台逻辑测试笔一只isp__芯片一个Lattice公司的IspExpert软件实验准备时序信号发生器:由晶体振荡器产生MF信号（频率1MHz），同时产生T1,T2,T3,T4，W1,W2,W3,W4时序信号，关系如下图。
其中W1,W2,W3,W4用于硬布线控制器的节拍信号计算机组成原理实验课实验台上自选器件实验区提供有Isp__芯片及下载插座，可以从PC机上编程下载DB,DP,DZ：DP＝1时，计算机处于单拍工作方式，按一次QD发送一组时序信号T1,T2,T3,T4；DB＝1时，计算机处于单步方式，按一次QD 发送一组W1,W2,W3,W4时序脉冲，同时如果执行过程当中遇到TJ指令，将停在当前节拍脉冲的T4时刻。
计算机组成原理 实验三 硬布线控制器实验
实验三硬布线控制器实验一、实验目的1. 通过多种方式，查看教学计算机指令的执行步骤、运行结果、各组控制信号在每一个执行步骤中的状态、指令之间的衔接等有关内容。
2. 熟悉教学计算机的指令格式、指令编码、寻址方式和指令功能等内容。
3. 熟悉教学计算机的总体组成和各部件的运行原理，理解控制器部件在计算机整机中的关键作用。
4. 理解和熟悉指令执行步骤的划分方案。
5. 熟悉教学计算机的硬布线控制器各控制命令的控制功能。
二、实验要求1．实验之前要认真预习，写出预习报告，包括操作步骤，实验过程所用数据和运行结果等。
2．实验过程中，要仔细进行，防止损坏设备，分析可能的各种现象，判断结果是否正确，记录运行结果。
3. 实验之后，认真写出实验报告，包括对遇到的各种现象的分析，实验步骤和实验结果，实验心得体会与收获。
三、实验内容1. 将5个拨动开关置为11101（单节拍、指令来自开关、组合逻辑、16位、联机工作方式），按一下RESET。
在单节拍方式下，每按一次START键，执行一个节拍的功能。
此时教学机反复执行这一条指令，对照指令执行流程图，看节拍发生器的状态输出，能够最方便的查看不同类型的指令的执行步骤的变化与连接关系。
此时无须关心指令的执行功能，因为此时指令得不到正确的操作数据和地址。
2. 使用手拨开关SWH和SWL输入16位指令操作码。
注意：如果是双字指令，则只能拨入高16位，此时运算结果不正确，可忽略。
拍。
例如：使用手拨开关SWH和SWL输入MVRD指令的操作码88H（为B组指令），先按RESET键，再依次按START键，看到节拍发生器的状态输出为：0000-0010-0110-0100。
操作序列1：请把ADD、PUSH、LDRA、CALA指令通过开关送给控制器，利用教学机把各自节拍流程找出来，并写在下表中。
操作序列2：请自行从A、B、C、D四组中各选择若干条指令通过开关送给控制器，利用教学机把各自节拍流程找出来，并写在下表中，表格行数可自行增加。
硬布线控制器的设计
课 程 设 计课程设计任务书 2015～2016学年第 1 学期学生姓名： 张祥专业班级： 计科二班指导教师： 杨斐 工作部门： 计算机学院一、课程设计题目 硬布线控制器的设计二、课程设计内容（含技术指标）1．利用QUARTUS 软件设计一个小型CPU 中的硬布线控制器。
总体框图参考下图：操作控制信号格式：执行单元．．．．总体框图如下：（不必设计）教 学 院 计算机学院课程名称 计算机组成原理课程设计题 目 硬布线控制器的设计专 业 计算机科学与技术班 级 二班 姓 名 同组人员 指导教师 杨 斐 2015 年 1 月 5 日该CPU的指令系统包含8条机器指令，分别为ADD、SUB、INC 、AND、OR 、2. 写出每一个操作控制信号的逻辑代数表达式，化简并设计电路。
3. 每输入一条机器指令代码打入IR中，由硬布线控制器得到14位操作控制信号，在发光二极管上显示每一位的值。
三、进度安排1.2015年12月14日，课题讲解，布置任务2.2015年12月15-17日，分析、讨论、进行各子模块的设计设计3.2015年12月18-24日，完成各模块联调，进行测试4.2015年12月25日，成果验收，进行答辩四、基本要求1.能够熟练掌握计算机中硬布线控制器的工作原理及特点；2.掌握硬件描述语言VHDL及原理图设计方法；3.熟练掌握Quartus II软件平台；4.各小组按模块分工，每人独立完成自己负责的模块；5.合作完成最终的硬件下载及调试；6.独立撰写符合要求的课程设计报告。
目录一、概述 ........................................................... 错误!未定义书签。
1.1课程设计的目的 .................................... 错误!未定义书签。
1.2课程设计的要求 .................................... 错误!未定义书签。
TEC-XP+硬布线控制器的设计和实现(北京石油化工学院)
课程设计项目名称：TEC-XP+硬布线控制器的设计和实现课程名称：计算机组成原理课程设计班级：计G191第二组姓名：王XX2019322111丁 XX2019322111邵XX20193220111教师：马莉魏战红信息工程学院计算机系一、设计目的1、理解计算机硬布线控制器功能和组成。
2、理解计算机各类典型指令的执行流程。
3、学习组合逻辑控制器的设计过程、实现方法和相关技术。
二、设计内容自行设计三条扩展指令，设计能够实现TEC-XP+组合逻辑控制器基本指令和扩展指令的ABEL语言的程序，对其进行能够编译，并将.jed类型的结果文件下载到CPLD芯片，编写扩展指令的测试程序，测试扩展指令的功能。
三、设计步骤1.设计本组的扩展指令的指令功能、指令格式、指令编码；2.分析每条指令执行步骤并设计每一步的执行功能，画出每条指令执行流程框图；3.设计每条指令各步骤的控制信号，填写扩展指令的控制信号真值表，有意识地体会这些信号的控制作用；4.将扩展指令的控制信号真值表添加到基本指令的ABEL语言的程序，对其进行编译，并将.jed类型的结果文件下载到MACH芯片，之后运行TEC-XP+系统；5.设计扩展指令的测试程序，通过运行测试程序检查执行结果的正确性，来初步判断设计是否正确；如果有问题，查出错误并改正，继续调试，直到完全正确。
6.扩展指令汇总参考附录二四、扩展指令程序1.SBB（1）功能：带入CF进行减运算指令汇编语句：SBB DR,SR指令完整格式：01101100 DRSR （2）节拍图图１－１（3）SBB控制器控制信号信息设计表１－１（4）SBB 控制信号的真值表：表１－２(程序实现见附录三)（5）程序流程图： 图１－２（6）测试程序： ①有借位：MVRD R0,0001 MVRD R1,0002 SUB R0,R1SBB R0,R1RET②无借位：MVRD R0,0002MVRD R1,0001SUB R0,R1SBB R0,R1RET(7)测试过程:①有借位:给R0，R1赋值1,2，借用普通减法赋给R0新值(R0-R1→R0)，产生借位，此处C为1，结果为FFFC则正确②无借位:给R0，R1赋值2,1，借用普通减法赋给R0新值(R0-R1→R0)，不产生借位，此处C为0，结果为0000则正确2.JRNS（1）功能：S=0时跳转到ADR，ADR=原PC值+offset 指令汇编语句：JRNS ADR指令完整格式：01100101 OFFSET（2）节拍图图２－１（3）JRNS控制器控制信号信息设计表２－１（4）JRNS控制信号的真值表：表２－２（程序实现见附录三）（5）程序流程图：图２－２（6）测试程序：①无跳转ＭＶＲＤＲ０，１００１ＭＶＲＤＲ１，０００１ＳＵＢＲ０，Ｒ１ＪＲＮＳＭＶＲＤＲ２，００００ＲＥＴＭＶＲＤＲ２，０００１ＲＥＴ②有跳转ＭＶＲＤＲ０，０００１ＭＶＲＤＲ１，１００１ＳＵＢＲ０，Ｒ１ＪＲＮＳＭＶＲＤＲ２，００００ＲＥＴＭＶＲＤＲ２，０００１ＲＥＴ（7）测试过程①有跳转：S=0结果为正，跳转。
硬布线控制器的设计
课 程 设 计课程设计任务书 2015～2016学年第 1 学期学生姓名： 张祥专业班级： 计科二班指导教师： 杨斐 工作部门： 计算机学院一、课程设计题目 硬布线控制器的设计二、课程设计内容（含技术指标）1．利用QUARTUS 软件设计一个小型CPU 中的硬布线控制器。
总体框图参考下图：操作控制信号格式：执行单元．．．．总体框图如下：（不必设计）教 学 院 计算机学院课程名称 计算机组成原理课程设计题 目 硬布线控制器的设计专 业 计算机科学与技术班 级 二班 姓 名 同组人员 指导教师 杨 斐 2015 年 1 月 5 日该CPU的指令系统包含8条机器指令，分别为ADD、SUB、INC 、AND、OR 、2. 写出每一个操作控制信号的逻辑代数表达式，化简并设计电路。
3. 每输入一条机器指令代码打入IR中，由硬布线控制器得到14位操作控制信号，在发光二极管上显示每一位的值。
三、进度安排1.2015年12月14日，课题讲解，布置任务2.2015年12月15-17日，分析、讨论、进行各子模块的设计设计3.2015年12月18-24日，完成各模块联调，进行测试4.2015年12月25日，成果验收，进行答辩四、基本要求1.能够熟练掌握计算机中硬布线控制器的工作原理及特点；2.掌握硬件描述语言VHDL及原理图设计方法；3.熟练掌握Quartus II软件平台；4.各小组按模块分工，每人独立完成自己负责的模块；5.合作完成最终的硬件下载及调试；6.独立撰写符合要求的课程设计报告。
目录一、概述 ........................................................... 错误!未定义书签。
1.1课程设计的目的 .................................... 错误!未定义书签。
1.2课程设计的要求 .................................... 错误!未定义书签。
计算机组成原理课程设计—硬布线控制器的设计与实现
硬布线控制器的设计与调试教学目的、任务与实验设备教学目的熟练掌握实验5和硬布线控制器的组成原理与应用。
复习和应用数据通路及逻辑表达式。
学习运用ISP （在系统编程）技术进行设计和调试的基本步骤和方法，熟悉集成开发软件中设计调试工具的使用，体会ISP 技术相对于传统开发技术的优点。
教学任务按给定的数据格式和指令系统，在所提供的器件范围内，设计一台硬布线控制器控制的模型计算机。
根据设计图纸，在通用实验台上进行组装，并调试成功。
在组装调试成功的基础上，整理出设计图纸和其他文件。
实验设备C1微操作控制信号结果反馈信息CnSKIPTJ ·····硬布线控制器（组合逻辑网络）ispLSI1032E-70LJ84指令译码模块节拍电位/节拍脉冲发生器指令寄存器W1W4 T1 T1启动停止时钟复位B1 Bn硬布线控制器结构方框图TEC －4计算机组成原理实验系统一台直流万用表一只集成电路建议使用ISP 芯片（一片ispLSI1032）。
采用ISP 器件，则需要一台PC 机运行设计自动化软件(例如ispEXPERT)作设计、编程和下载使用。
总体设计思路（描述指令系统，给数据通路）采用与模型计算机相同的指令系统，即12条机器指令。
实验设计中采用该指令系统的子集：去掉中断指令后的3条机器指令，只保留9条指令。
采用的数据通路和微程序控制器方案相同。
·数据通路图和数据通路控制信号ALUDR1DR2MUX1MUX2RFERM1M2S2S1S0T4RS1、RS0WR1、WR0RD1、RD0WRD(T2)SW_BUS#LDER(T4)AR2MUX3AR1RAM数据端口指令端口CERCEL#LRW(T3)LDAR2(T2)M3LDAR1(T4)AR1_INCIARIAR_BUS#LDIARPCALU2R4MUX4LDR4(T2)M4IRLDIR(T4)RS1、RS0控制器INSDBUSC控制信LDPC(T4)RD1、RD0WR1、WR0..LDDR2(T3)DBUSDBUSLDDR1(T3)RS_BUS#ALU_BUSSW0— SW7B 端口A 端口PC_ADDA 端口B 端口PC_INC控制器的设计思路硬布线控制器能够实现控制功能，关键在于它的组合逻辑译码电路。
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硬布线控制器的设计与调试教学目的、任务与实验设备教学目的熟练掌握实验5和硬布线控制器的组成原理与应用。
复习和应用数据通路及逻辑表达式。
学习运用ISP（在系统编程）技术进行设计和调试的基本步骤和方法，熟悉集成开发软件中设计调试工具的使用，体会ISP技术相对于传统开发技术的优点。
教学任务按给定的数据格式和指令系统，在所提供的器件范围内，设计一台硬布线控制器控制的模型计算机。
根据设计图纸，在通用实验台上进行组装，并调试成功。
在组装调试成功的基础上，整理出设计图纸和其他文件。
实验设备微操作控制信号·····CnC1结果反馈信息指B1硬布线控制器指令（组合逻辑网络）令Bn译寄码ispLSI1032E-70LJ84存模器块T1W1T1W4启动TJ停止节拍脉冲节拍电位/时钟发生器SKIP复位硬布线控制器结构方框图计算机组成原理实验系统一台－4TEC直流万用表一只器件，则需要一台ISP）ispLSI1032。
采用集成电路建议使用ISP芯片（一片作设计、编程和下载使用。
ispEXPERT)机运行设计自动化软件(例如PC总体设计思路（描述指令系统，给数据通路）条机器指令。
实验设计中采用12采用与模型计算机相同的指令系统，即条指令93条机器指令，只保留该指令系统的子集：去掉中断指令后的。
采用的数据通路和微程序控制器方案相同。
·数据通路图和数据通路控制信号DBUSCINS S2T4CEL#CER端口指令口端数据S1ALUALU_BUS LRW(T3)口端A口端BS0RAM LDAR1(T4) LDDR1(T3)LDDR2(T3)AR1_INC LDAR2(T2)AR1AR2DR2DR1M3MUX3M1M2MUX2MUX1DBUSLDPC(T4)RS_BUS#IAR_BUS#PC PC_ADD LDIAR IAR ALU2PC_INCRD0、RS0RD1、RS1端口B端口A RF WR0、WR1WRD(T2)LDR4(T2)R4LDER(T4)ER M4MUX4DBUS SW_BUS#WR0、WR1RD0RD1、RS0、RS1控SW7—SW0制器控制..LDIR(T4)信IR.INTQ、C号图4数据通路总体图2．控制器的设计思路硬布线控制器能够实现控制功能，关键在于它的组合逻辑译码电路。
译码电路的任务就是将一系列有关指令、时序等的输入信号，转化为一个个控制信号，输出到各执行部件中。
根据硬布线控制器的基本原理，针对每个控制信号S，可以列出它的译码函数S=f(Im,Mi,Tk,Bj)其中Im是机器指令操作码译码器的输出信号，Mi是节拍信号发生器的节拍信号，Tk是时序信号发生器的时序信号，Bj是状态条件判断信号。
在TEC—4计算机组成原理实验系统中，因为时序信号Tk（T1—T4）已经直接输送给数据通路，所以译码电路不需Tk作为输入。
又因为机器指令系统比较简单，操作码只有４位，不需要专门的操作码译码器，因此Im直接就是操作码，即指令寄存器的IR4—IR7信号。
Mi的来源就是时序模块的节拍信号，例如W4—W1。
Bj的信号包括：1.来自数据通路中运算器ALU的进位信号C；2.来自控制台的开关信号SWC、SWB、SWA；3.其他信号。
其中C、SWC、SWA和SWB信号在微程序控制器中同样存在，不用加以解释。
由于硬布线控制器设计和微程序控制器设计的不同需求和特点以及控制器的设计方案的不同，可能需要其他信号，也可能不需要其他信号，根据设计方案而定。
每个控制信号的函数式都是上述输入信号的逻辑表达式，因此可以用各种组合逻辑构造电路网络，实现这些表达式的逻辑功能。
理论上，只要对所有控制信号都设计出译码函数，这个硬布线控制器的方案也就得到了。
根据要求，列出所需的控制台指令和机器指令3：老师提供的控制台指令流程图ST1000101000101100001100000100101100011001W1KRR2KRD2PR2KWE2KRD1KLD1PR1KLD2KWE1KRR1SW-BUS#SKIPSKIPSKIPSW-BUS#CEL#SKIPSKIPSW-BUS#CEL#LRW=1CEL#CEL#LRW=0TJLRW=0LRW=0SKIPSKIP CERCER LDIRLDIR W2SKIPTJ SW-BUS#W3LDERRS-BUS#AR1-INCAR1-INCWRDSW-BUS#SW-BUS#SW-BUS#SW-BUS#SW-BUS#TJTJLDAR1M4=1LDAR1LDAR1LDAR1TJ LDR4SSTOM3=1M3=1SSTO LDPCLDAR2TJLDAR2W4SSTOSSTOSSTO TJTJ控制台指令流程图在这个控制台里，我们将控制台指令KRR,KRD,KWE,KLD,PR分别拆分为KRR1,KRR2,KRD1,KRD2,KWE1,KWE2,KLD1,KLD2和PR1,PR2。
每个小指令分别占用W1-W4四个节拍。
分2次执行完成。
5．控制台控制信号作用：设计方案设计硬布线控制器的控制流程，也就是解决Mi、Im、Bj如何起作用的问题。
设计微程序控制器时可以使用流程图，设计硬布线控制器同样可以使用流程图。
微程序控制器的控制信号以微指令周期为时间单位，硬布线控制器以节拍为时间单位，两者本质上是一样的，1拍和1个微指令周期都是从时序T1的上升沿到T4的下降沿的一段时间。
在微程序控制流程图中，1个执行框代表1个微指令6．周期，而在硬布线控制流程图中，1个执行框就代表1拍。
执行一条机器指令所需的微指令数目，在硬布线控制器中相当于机器指令所需的节拍数。
决定执行一条指令需要的节拍数，要根据所有指令而定。
既不能只考虑某些需要最多节拍的指令，也不能只考虑节拍数最少的指令，一般要根据大多数机器指令所需的节拍数而定，设计才比较合理。
在本实验中，由于选用4拍对大多数指令就够用，所以节拍发生器产生4个节拍信号（W1—W4）。
统一用4拍执行1条机器指令后，对于所需节拍较少的的指令，例如JMP指令只用2拍（忽略中断），剩下2拍就无事可做了。
这在可行性上当然没有问题，但在性能上就打了折扣，因为多余的节拍都浪费掉了。
为减少浪费，在时序电路中加入了一个控制信号SKIP的输入，该信号的作用是使节拍发生器在任意状态下直接跳到最后1拍（W4）。
这样，设计控制流程时，在所需节拍较少的的指令流程的适当位置使SKIP控制信号有效，多余的节拍就可以跳过，从而提高了性能。
机器指令选用四拍以后，将一条机器指令的执行化为占用两条（或者更多）机器指令的节拍，执行一条指令就可以占用W1、W2、W3、W4、W1、W2、W3、W4。
为了区分一条指令的两个不同阶段，我们加了个ST内部信号作为标志位，当ST=0时，标志执行指令的前四个节拍，当ST=1时，标志执行指令的后四个节拍。
注意到只有CLR#到来后的第四拍时ST信号才发生翻转，所以又设了一个SSTO信号作为ST信号的触发信号。
具体实现ST-SSTO模块如下：我们增加了一个标志位RUN，由于按CLR#按钮复位后，实验系统的时序停止在T4,W4,ST的值为0,这样SSTO=!ST&W4的值为1.按QD启动按钮后，由于立即产生T1信号，在T1的上升沿使ST置1，在第一组W1,W2,W3,W4时，ST的值为1，这是我们不希望看到的。
增加了标志位RUN后，按CLR#按钮复位，使RUN为0。
由于SSTO=!ST*W4*RUN,因此复位后的SSTO=0.按QD启动按钮，在T1的上升沿，使RUN=1。
根据SSTO 的布尔表达式，在W1,W2,W3时，SSTO=0,直到W4时，才使SSTO=1,由于ST:=CLR#*SSTO#CLR*ST,在W4过后的下一个T1的上升沿，才使ST置1，从而将控制台操作的两种状态区分开来。
根据控制台指令设计出的硬布线控制器：7．1000PR2M3=0W1LDAR2CER LDIR PC-INCIR011010000000000100101001001101010100STPJMPMULLDAANDADDSTASUBJC W2SKIPM1=0M1=0M2=0RS-BUS#M1=0SKIPM1=0SKIPLDDR2LDDR1LDDR1LDDR1LDAR1LDDR1RS-BUS#M2=0M2=0M2=0M2=0LDAR1LDDR2LDDR2LDDR2LDDR2SKIPALU=A+BALU=A-B W3ALU-BUSALU=A*B ALU=A&BLDER CEL#ALU-BUS ALU-BUS ALU-BUS LRW=1RS-BUSALU=ATJWRDCWRD LDER M4=1ALU-BUS LDER LDER LDERWRDWRDWRD LDR4CEL#LDPCLRW=0C=0 C=1M4=01W4LDR4PC-ADD LDPC硬布线设计指令流程图逻辑状态表：根据硬布线指令流程图画出状态表，然后根据表格，列写出每个信号的逻辑表达式，并写出ABEL语言的源程序：OUTPUT ST=0ST=18．9．10．设计的实现（ABEL-HDL）语言源代码如下：ABELDECLARATIONS Compute MODULE输入管脚3..5;PIN SWC,SWB,SWA6..9;PIN IR6,IR5, IR4IR7,10..17;PIN W1,W2,W3,W4,C,CLR MF,T1,输出管脚LDPC,LDER,LDDR2,LDIR,CER, LDAR1,LDAR2,LDDR1,ALU_BUS,AR1_INC,CEL,29..41;LDR4,LRW PIN45..58;M1,M2,M3,M4,S0,S1,S2PIN SKIP,PC_INC,PC_ADD,RS_BUS,SW_BUS,WRD,TJ,自定义'COM';NODEISTYPE MF1,SSTO'REG';ISTYPE RUN,ST NODE'COM';ISTYPE tKRR,tKRD,tKWE,tKLD,tPR NODE'COM';ISTYPE KRR1,KRD1,KWE1,KLD1,PR1,KRR2,KRD2,KWE2,KLD2,PR2NODE'COM';ADD,SUB,MUL,AND,LDA,STA,JMP,JC,STP NODEISTYPE CLK=.C.;EQUATIONS MF1=!CLR&MF#T1&CLR;RUN:=CLR;RUN.CLK=MF1;ST:=CLR&SSTO#CLR&ST;ST.CLK=MF1;SSTO=!ST&RUN&W4;指令译码部分A;tKRR=SWC&!SWB&!SWA;tKRD=!SWC&!SWB&SW A;tKWE=!SWC&SWB&!SW tKLD=!SWC&SWB&SWA;tPR=!SWC&!SWB&!SWA;KRR1=!ST&tKRR;KRR2=ST&tKRR;KRD1=!ST&tKRD;KRD2=ST&tKRD;KWE1=!ST&tKWE;KWE2=ST&tKWE;KLD1=!ST&tKLD;KLD2=ST&tKLD; PR1=!ST&tPR;PR2=ST&tPR;ADD=PR2&(!IR7)&(!IR6)&(!IR5)&(!IR4);SUB=PR2&(!IR7)&(!IR6)&(!IR5)&(IR4);11．MUL=PR2&(!IR7)&(!IR6)&(IR5)&(!IR4);AND=PR2&(!IR7)&(!IR6)&(IR5)&(IR4);LDA=PR2&(!IR7)&(IR6)&(!IR5)&(IR4);STA=PR2&(!IR7)&(IR6)&(!IR5)&(!IR4);JMP=PR2&(IR7)&(!IR6)&(!IR5)&(!IR4);JC=PR2&(IR7)&(!IR6)&(!IR5)&(IR4);STP=PR2&(!IR7)&(IR6)&(IR5)&(!IR4);数据通路管脚译码ALU_BUS=(ADD#SUB#MUL#AND)&W3#(STA&W4);AR1_INC=(KRD2#KWE2)&W4;CEL=!((KRD2#KWE2#KLD2#KRR2)&W1#(W3&LDA)#(W4&STA));CER=(KLD2#KRR2)&W2#(W1&PR2);LDAR1=W4&(KRR1#KRD1#KWE1#KLD1)#(W2&LDA)#(W2&STA);LDAR2=W4&(KRR1#KLD1)#(PR2&W1);LDDR1=W2&(ADD#SUB#MUL#AND);LDDR2=LDDR1#(W2&STA);LDER=W3&(KLD2#ADD#SUB#MUL#AND#LDA);LDIR=CER; LDPC=W4&(PR1#JMP#(JC&C));LDR4=LDPC;LRW=W1&KRD2#W3&LDA;M1=!LDDR1;M2=!LDDR2;M3=W4&(KRR1#KLD1);M4=W4&(PR1#JMP);PC_INC=W1&PR2;PC_ADD=W4&JC&C;RS_BUS=!(W2&(LDA#STA)#W4&(KRR2#JMP));SW_BUS=!(W1&(KWE2#KLD2#KRR2)#(W3&KLD2)#(W4&!ST));S0=SUB#STA;S1=ADD#SUB; S2=MUL;SKIP=W1&!ST#(W1&(KRD2#KWE2))#(W2&(KRR2#STA))#W2&(JMP#JC#STP);TJ=W1&KRD2#W2&KLD2#W4&(tKRR#tKWE#tKLD)#W4&STP;WRD=W4&(KLD2#ADD#SUB#MUL#AND#LDA);END对程序进行编译，无误后下载到芯片。