全加器构成十进制加法器
加法运算电路讲解
加法运算电路讲解
加法运算电路是一种用于进行数字加法运算的电路。它由逻辑门和加法器组成，可以将两个数字进行加法运算并输出结果。
下面是一个基本的加法运算电路的讲解：
1. 输入：加法运算电路有两个输入，即要相加的两个数字。每个数字都是由多个二进制位组成的，所以输入的每一位将作为电路中的一个输入。
2. 加法器：加法器是加法运算电路的核心部分，它负责执行数字相加的运算。常用的加法器有全加器和半加器。全加器可以将两个二进制位加上进位位，得到一个和位和一个进位位。半加器只能处理两个二进制位的和位，无法处理进位位。
3. 进位位：进位位用于处理数字相加时的进位。在加法运算中，当两个二进制位相加得到的和大于等于2时，就会产生一个进位。进位位是从低位到高位依次传递的。
4. 输出：加法运算电路的输出是两个数字相加的结果。输出将由多个二进制位组成，每个位对应输入的一位。
总结起来，加法运算电路通过加法器对输入的两个数字进行相加，同时处理进位位，最终输出结果。这样的电路可以用于各种数字计算，例如计算机中的算术运算。
十进制加法器
十进制加法器
引言
十进制加法器是一种用于实现十进制数字相加的电路或程序。在计算机科学和数字电路设计中，十进制加法器是一项重要的基础技术。本文将介绍十进制加法器的原理、实现方法以及应用领域。
原理
十进制加法器的原理是根据十进制加法规则，将两个十进制数的各位依次相加，并将进位传递到下一位上。具体步骤如下：
1.从个位开始，将两个加数的个位相加，得到个位的
和以及进位；
2.将两个加数的十位和上一步的进位相加，得到十位
的和以及进位；
3.重复上述步骤，直到所有位上的数字相加完成。
实现方法
1. 数字电路实现
十进制加法器可以通过数字电路来实现。常用的实现方法有传统的加法器和带有进位预测（Carry Look Ahead）的加法器。
传统的十进制加法器由10个全加器（Full Adder）组成，其中每个全加器用于相加两位数的一个位以及传递进位。全加器的输入包括两个加数和上一位的进位，输出包括该位的和以及进位。
带有进位预测的十进制加法器通过预测进位的方式，减少了计算过程中需要的级数和门延时，从而提高了运算速度。这种加法器通过先计算进位的状态，然后再求和，实现了进位和求和两个部分的并行计算。
2. 数字模拟实现
除了数字电路外，十进制加法器还可以通过计算机程序来实现。使用编程语言如C、C++、Python等编写程序，可以模拟实现十进制加法器的功能。
在程序中，加数和被加数通常被表示为数组形式，每个元
素代表一位数字。通过循环迭代相加各位，并考虑进位的情况，可以得到相加的结果。
3. 软硬件结合实现
在实际应用中，十进制加法器常常通过软硬件结合的方式
加法器电路
加法器电路
概述：
加法器电路是一种基本的数字电路，用于将两个二进制数相加。它
是数字计算机中常用的关键部件之一。在本文中，我们将探讨加法
器电路的原理、分类、设计和应用。
一、原理
加法器电路的原理基于基本的二进制加法规则。在二进制加法中，
相加的两个数字（0或1）称为位，而进位（carry）表示相邻位之
间的进位情况。加法器电路的任务是将这两个输入位和进位位相加，并产生正确的输出位和输出进位。
加法器电路的实现有多种方法，包括半加器、全加器和并行加法器。
1. 半加器：
半加器是最基本的加法器电路，用于实现单个位的相加。它有两个
输入，即要相加的两个位（A和B），以及一个进位输入（Carry In）。半加器的输出包括两个部分：和（Sum）和进位（Carry）。和位表示两个输入位相加的结果，进位位表示进位情况。半加器电
路可以用逻辑门实现，如异或门和与门。
2. 全加器：
全加器扩展了半加器的功能，用于实现两个位和一个进位位的相加。除了输入位（A和B）和进位输入（Carry In），全加器还有一个输出进位（Carry Out）。当两个输入位和进位位相加时，全加器产生两个输出：和位（Sum）和进位位（Carry Out）。全加器电路可
以通过组合多个半加器电路来实现。
3. 并行加法器：
并行加法器是多位加法器的一种形式，用于实现多位的二进制数相加。它在每一位上使用全加器电路，并将进位位连接在各个全加器
之间。并行加法器通过同时处理多个位来实现快速的二进制加法，
因此在计算机中得到广泛应用。
二、分类
根据多位加法器的输入和输出方式，加法器电路可以分为串行加法
数字逻辑实验报告。利用逻辑门构成半加器和全加器,设计一个2位并行加法器
数字逻辑实验报告
实验项目利用逻辑门构成半加器和全
加器，设计一个2位并行加
法器
实验时间2019.11.13
实验目的通过实验学会设计加法器.
实验环境
硬件环境；实验板型号 Basys3 。
软件环境：Windows 64位；Vivado 2014.2
实验内容及步骤（含电路原理图/Verilog 程序、管脚分配、仿真结果等；扩展内容也列入本栏）实验内容：用vivado设计一个 2 位并行加法器：使用逻辑门实现一个半加器级联一个全加器构成两位并行加法器。
实验步骤：
1.由图分析输入，一共有4个输入（两个两位数的低位a0_in、b0_in，两个
两位数的高位a1_in、b1_in），3个输出（s0为低位相加的和，s1为高位相加的和，c_out为进位），需要异或门3个，与门3个，或门1个。
2.创建新的工程，加载IP核。
3.在 Project Navigator 下的 IP Integrator 下，点击 Create Block
Design，创建新的 Block Design，根据上面的分析添加基本门电路、输入输出端口并连线。
加法器的BD设计图
4.完成原理图设计后，生成顶层文件和HDL代码文件。
5.到 I/O PLANNING界面下方的I/O ports 窗口中将设计端口与 FPGA 引脚
进行关联，在site栏将a0_in、a1_in、b0_in、b1_in、c_out、s0、s1分别设置为V16、V17、W16、W17、U16、E19、U19；I/O std 栏均设为 LVCMOS33。
实验3.2.2管脚约束图
十进制加法计数器
十进制加法器设计
1课程设计的任务与要求 课程设计的任务
1、综合应用数字电路知识设计一个十进制加法器。了解各种元器件的原理及其应用。
2、了解十进制加法器的工作原理。
3、掌握multisim 软件的操作并对设计进行仿真。
4、锻炼自己的动手能力和实际解决问题的能力。
5、通过本设计熟悉中规模集成电路进行时序电路和组合电路设计的方法，掌握十进制加法器的设计方法。 课程设计的要求
1、设计一个十进制并运行加法运算的电路。
2、0-9十个字符用于数据输入。
3、要求在数码显示管上显示结果。 2十进制加法器设计方案制定 加法电路设计原理
图1加法运算原理框图
如图1所示
第一步 置入两个四位二进制数。例如（1001）2,（0011）2和（0101）2，（1000）2，同时在两个七段译码显示器上显示出对应的十进制数9，3和5，8。
第二步将置入的数运用加法电路进行加法运算。
第三步前面所得结果通过另外两个七段译码器显示。即：
加法运算方式，则（1000）2+（0110）2=（1110）2 十进制8+6=14 并在七段译码显示出14。运算方案
通过开关S1——S8接不同的高低电平来控制输入端所置的两个一位十进制数，译码显示器U8和U9分别显示所置入的两个数。数A直接置入四位超前进位加法器74LS283的A4——A1端，74LS283的B4——B1端接四个2输入异或门。四个2输入异或门的一输入端同时接到开关S1上，另一输入端分别接开关S5——S8，通过开关S5——S8控制数B的输入,通过加法器74LS283完成两个数A和B的相加。由于译码显示器只能显示0——9，所以当A+B>9时不能显示，我们在此用另一片芯片74LS283完成二进制码与8421BCD码的转换，即S>9（1001）2时加上3（0011）2，产生的进位信号送入译码器U10来显示结果的十位，U11显示结果的个位。
《计算机组成与结构》作业答案(CH3)
习题三参考答案
1、 若给定全加器、半加器和门电路，请设计实现余3 码的十进制加法器的逻辑线路。 解：余三码相加时，有进位加3调整，无进位减三调整。逻辑线路图如下所示：
2、 设有寄存器、74181和74182器件，请设计具有并行功能运算的16位（含一位符号位）补码二进制减法运算器。画出运算器的逻辑框图。 解：其逻辑框图为：
X 补（高8位）
Y 补（高8位）
X 补（低8位）
Y 补（低8位）
Cn
3、已知二进制数X=0.1010,Y=-0.1101。请按如下要求计算，并把结果还原成真值。 （1）[X+Y]补，[X-Y]补。
（2）用原码一位乘法计算[X*Y]原。
（3）用BOOTH 乘法计算[x*y]补。（4）用补码两位乘法计算[x*y]补。 （5）用两种方法计算[x ÷y]原的商和余数。
（6）用补码一位除法计算[x ÷y]补的商和余数 解：（1）[x]补=00.1010 [y]补=11.0011 [x+y]补=11.1101 所以，x+y=-0.0011 [-y]补=00.1101
[x-y]补=01.0111，所以溢出。 （2）[x]原=0.1010 ，[y]原=1.1101 [x*y]原的符号位为：0⊕1=1 其数值位计算如下：
部分积乘数y 说明
00000.p0=01101y4=1,+x 001010.+001010.右移一位→0
001
01. y3=0
右移一位→000010.0
110
10
11y2=1,+x 001010.+001100
.右移一位→000110.010y1=1,+x 001010.+010000
全加器构成十进制加法器
一、实验原理：（简述----用自己的理解）
两个一位十进制数相加，若考虑低位来的进位，其和应为0～19，8421BCD 码加法器的输入、输出都采用8421BCD 码表示，其进位规律为逢十进一，而74HC283D 是按两个四位二进制数进行运算的，其进位规律为逢十六进一，故二者的进位关系不同，当和数大于9时，8421BCD 码应产生进位，而十六进制还不可能产生进位。为此应对结果进行修正，当结果大于9 时，需要加6(0110B)修正。故修正电路应含一个判9 电路，当结果大于9 时对结果加0110，小于等于9 时加0000。
大于9 的数是最小项的m10～m15，除了上述情况大于9 时外，如相加结果产生了进位，其结果必定大于9，因此大于9 的条件为
F = C + SUM4⋅ SUM3+ SUM4⋅ SUM2 = C ⋅ SUM4⋅ SUM3⋅ SUM4⋅ SUM2
全加器74HC283D 的A4A3A2A1、B4B3B2B1 为两个四位二进制数输入端，SUM1、SUM2、SUM3、SUM4 为相加的和，C0 为低位来的进位，C4 为向高位产生的进位。
二、实验内容（步骤）：
选择一个74HC283D_2v，二输入与非门7400N和三输入与非门7410N芯片，Word Genvertor（字信号发生器），构成8421BCD 码加法电路，电路图如下：
对Genvertor（字信号发生器）进行相关设置如下：
在Controls 中选择Cycle 按钮，选择循环输出方式。在Trigger 区，点击按钮Internal，选择内部触发方式。在Controls-Setting 按钮填出的选项卡中，Pre-set Patterns 中选择在Up Counter 选项，即按逐个加1 递增的方式进行编码。在Display
项目二一位十进制加法计算器的逻辑电路设计与制作
（1）务必详细阅读74LS48芯片说明书，正确连接按钮开 关和数码管。
（2）此设计为组合逻辑，用集成逻辑电路实现，设计方法 可见后面的知识链接。
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任务二 译码器逻辑电路设计与制 作
【知识链接1：译码器的基本知识】
译码是编码的逆过程，它的功能是将具有特定含义的二进制 码进行辨别，并转换成控制信号，具有译码功能的逻辑电路 称为译码器。
示是一个4位串行进位加法器，用它可实现一位十进制数的 加法。
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任务三 一位十进制加法器的逻辑 电路设计与制作
【知识链接2：数据选择器、数据分配器及 数值比较器】
1.数据选择器 数据选择器又称多路选择器（Multiplexer，简称MUX），
其原理框图如图2-17所示。 常用的数据选择器有2选1、4选1、8选1、16选1等。图
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任务二 译码器逻辑电路设计与制 作
【知识链接3：集成LED译码器】
2.CD4511 CD4511是一个用于驱动共阴极LED(数码管)显示器的BCD码
-七段码译码器，它具有BCD转换、消隐和锁存控制、七段译 码及驱动功能的CMOS电路能提供较大的拉电流，可直接驱 动LED显示器。 图2-12描述了CD5411的引脚设置及其与LED连接的方法。 其真值表见表2-6。
2.实践活动要求
logisim1位全加器构成4位加法器的设计过程描述
logisim1位全加器构成4位加法器的设计过程描述[logisim1位全加器构成4位加法器的设计过程描述]
在数字电路设计中，加法器是最基本也是最常见的电路之一。一个4位加法器由四个1位全加器组成，每个1位全加器都能实现两个1位二进制数的加法。本文将以构造一个4位加法器为例，详细介绍1位全加器的设计过程及其在4位加法器中的应用。
1. 1位全加器的功能和原理：
1位全加器是一种能够实现三个二进制输入数(a、b和进位cin)加和产生两个输出数(和sum和进位cout)的电路。其最基本的真值表可以表示为：
a b cin sum cout
-
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
从上表中可以看出，和sum的计算结果是输入数a、b和cin的异或值；而进位cout的计算结果则是输入数a、b和cin的与运算后再与(a、b的异或结果)的或运算的结果。
2. 1位全加器的逻辑门电路设计：
根据上述的真值表，我们可以设计出1位全加器的逻辑门电路。一种常见的实现方式是使用两个异或门、一个与门和一个或门组合而成。具体接线如下图所示：
a -oooo
b -ooo
cin -oooo
sum cout Cin
3. 构造4位加法器的步骤：
一位全加器是完成二进制的加法运算的基本单元，我们可以通过将四个1位全加器按照特定的连接方式组成一个4位加法器。下面是构造一个4位加法器的详细步骤：
3.1 连接四个1位全加器：
将四个1位全加器按照从右至左的顺序依次连接起来，其中每一个全加器的进位输入cin连接到其前一个全加器的进位输出cout。这样，第一个全加器的进位输入cin可以直接连接到一个外部的输入信号，即加法器的进位输入Cin。
全加器实现的8位行波进位加法器
全加器实现的8位行波进位加法器
串行进位加法器
一位全加器
思路：
串行进位加法器，可以用一位全加器做元件，来模拟串行进位加
法器。
步骤：
1、在D 盘新建文件夹ADDL ，启动quartus ，新建工程ADDL 。
2、新建“VHDL FILE ”文件，将自己的程序输入进去，保存，文件名为ADDL ，
processs->Start Compilation 对源文件进行编译，有错改错。
3、Assignments>pins,对in 内的输入引脚input 和输出引脚output 完成设计以及pin 内的
输入引脚input 和输出引脚output 完成设计，以ADDL.bdf 为文件名保存。
4、新建“Vector Waveform File ”文件ADDL.vwf ，引入引脚，设置输入节点的值，尽
量使其包含各种可能取值情况。
6、进行功能仿真，查看仿真结果看是否与功能表一致。 c out
S 7 a7,b7 a6,b6 S6
a0,b0 S0 a1,b1 S1 ...........
设计的仿真波形图
功能仿真结果图
全加器的代码：
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
use ieee.std_logic_unsigned.all;
entity AADD is
port
(
a,b,cin:in std_logic;//a和b代表输入的两个数；
cout,s:out std_logic//cout是进位，s是输出
);
end AADD;
用一位全加器设计一个四位的加法器
专业：计算机科学与技术班级：1班姓名：洪露露学号：090308013
实验二
一．实验目的：
用一位全加器设计一个四位的加法器
二. 实验内容
a.利用MAX+plusⅡ软件，对下图所示的逻辑图进行编译和仿真，并选择器件进行定时分析。
b. 利用一位全加器设计一个四位的加法器
三. 实验过程
(1) 在实验一做完的全加器的基础上，在原理图编辑窗口中插入所有四个全加器,将它们联接成一个四位的加法器。
(2) 为了使输入输出的线减少，可以使用总线加标号的画法。
(3) 将连接好的原理图保存在全加器的设计目录下。
(4) 将设计项目设置成工程文件(PROJECT),选择目标器件并编译;
(5) 保存原理图文件，对其进行编译，仿真，用“模式1”配引脚，
下载到实验仪（具体的操作方法同实验一的相同，可以参考实验一的课件）。
(6) 选择波形编辑器文件,从SNF文件中输入设计文件的信号节点，列出并选择需要观察的信号节点；
(7) 将仿真时的“end time”选项设为60us，并将标尺的尺度缩小。
(8) 把波形文件存盘，选择、运行仿真器；
带有引脚锁定的四位加法器原理图：
四位加法器的波形图
选用结构图1 , 引脚对应情况
实验板位置加法器信号通用目标器件引脚名目标器件EP1K30TC144引脚号
键1 a[3..0] PIO3-PIO0 12、10、9、8
键2 b[3..0] PIO7-PIO4 19、18、17、13
数码管7 s[3..0] PIO27-PIO24 67、65、42、41
发光二极管D7 c4 PIO38 83
（9）并编程下载,硬件测试逻辑功能
构成任意进制计数器的两种方法
构成任意进制计数器的两种方法
任意进制计数器是一种能够在任意进制下进行计数的设备或程序。在日常生活中，我们所用到的计算机、手机、电子表等设备中，均包含了进制转换的功能，了解如何构建任意进制计数器是非常重要的。在本文中，我们将介绍构成任意进制计数器的两种方法。
一、基于加法器的方法
1. 原理
基于加法器的方法是最常见的构成任意进制计数器的方法之一。其原理是利用加法器进行进制转换，实现任意进制下的计数功能。
2. 实现步骤
（1）确定计数器的进制：首先需要确定所要实现的任意进制数，比如二进制、十进制、十六进制等。
（2）设计加法器：根据所选进制的位数，设计相应的加法器，例如对于n位的二进制，需要设计n位的二进制加法器。
（3）连接加法器：将各个位的加法器进行连线，形成一个完整的计数器电路。
（4）输入输出控制：设计输入和输出控制电路，用于控制计数器的输
3. 优缺点
优点：基于加法器的方法实现简单，可扩展性强，能够实现任意进制
的计数功能。
缺点：需要设计繁琐的加法器电路，占用较多的硬件资源。
二、基于状态机的方法
1. 原理
基于状态机的方法是另一种构成任意进制计数器的常用方法。其原理
是利用状态机进行状态转移，实现任意进制下的计数功能。
2. 实现步骤
（1）确定计数器的进制：同样需要确定所要实现的任意进制数，如二进制、十进制、十六进制等。
（2）设计状态转移图：根据所选进制的位数，设计状态转移图，确定每个状态之间的转移关系。
（3）编写状态机控制逻辑：根据状态转移图，编写状态机的控制逻辑，实现状态的转移和计数功能。
（4）输入输出控制：设计输入和输出控制电路，用于控制计数器的输
电工电子技术-加法器
1．半加器
半加器的真值表如下表所示。表中的A和B分别表示被加 数和加数输入，S为和数输出，C为向相邻高位的进位输出。
由真值表可直接写出输出逻辑函数表达式：
S AB AB A B
C AB
可用一个异或门和一个与门组成半加器，如下图所示。 下图所示为半加器的逻辑图形符号。
2．全加器
在多位数加法运算时，除最低位外，其他各位都需要考虑 低位送来的进位。全加器就能实现这种功能。全加器的真值 表如下表所示。表中的Ai和Bi分别表示被加数和加数输入，Ci －1表示来自相邻低位的进位输入。Si为和输出，Ci为向相邻高 位的进位输出。
全加器的逻辑图和逻辑图形符号如下图所示。
要进行多位数相加，最简单的方法是将多个全加器进行 级联，构成串行进位加法器。下图所示是4位串行进位加法器，
从图中可见，两个4位相加数A3A2A1A0和B3B2B1B0的各位同时送
到相应全加器的输入端，进位数串行传送。全加器的个数等
于相加数的位数。最低位全加器的Ci-Байду номын сангаас端应接0。
基于proteus的十进制加法器设计
实验题目：基于proteus的十进制加法器设计
一、实验目的
初步掌握Protues进行数字电路电路设计和仿真的方法；培养中小规模组合逻辑电路综合运用的能力。
二、实验设备
硬件：计算机
软件：Proteus
三、实验内容
设计实现两个一位十进制数（8421BCD码）相加电路，利用数码管显示来结果（8421BCD码）。
四、实验原理
利用加法器、比较器和译码器的组合逻辑电路实现两个一位十进制数的相加。
五、实验步骤：
（一）分析题目
关于元器件的选择，一般构成加法运算电路主要由集成4位超前进位加法器74LS283实现。这个芯片可以进行两个4位2进制数的全加，符合我此次课程设计的要求，所以就采用它来完成我的电路功能。对于加法运算，开关控制输入，将输入的两位十进制数（10 以内）的二进制送入74283 全加器，结果经过译码显示电路后由LED 管显示。当相加的结果大于1001 时，需要对结果加0110，将其变为个位与十位，然后经过译码显示电路，由LED 显示结果。由于一位8421BCD数A加一位数B有0到18这十九种结果。而且由于显示的关系,当大于9的时候要加六转换才能正常显示，具体情况如下：
结合真值表，把问题分成三个部分：
1.和为0-9时，直接输出。
2.和为10-15时，加上0110，再输出。
3.和为16-18时，在2的基础上，结合第一个加法器的进位，进行输出。
（二）设计电路
（三）仿真测试
（1+3=4）
（6+6=12）
六、实验总结和心得体会
通过这次课程设计，加强了我们动手、思考和解决问题的能力。在整个设计过程中，经常会遇到这样那样的情况，就是心里想老着这样的接法可以行得通，但实际接上电路，总是实现不了，因此耗费在这上面的时间用去很多。同时，做仿真实验也是对课本知识的巩固和加强，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用各个元件的功能，所以在这次实验过程中，我们了解了很多元件的功能，对于它们在电路中的使用有了更多的认识。
利用全加器电路创建四位二进制加法器
一.课程设计的目的：
软件。、学习并了解MATLAB 12、尝试用Simulink建模。
3、实现对数字电路的防真设计。
4、利用全加器电路创建四位二进制加法器。
二.课程设计题目描述及要求：
利用所学的数字电路的基本知识和MUTLAB软件中Simulink的应用学习，完成对数字电路的仿真设计。用各种各样的组合逻辑电路设计全加器，输出曲线，再利用全加器设计电路创建四位二进制加法器电路图，给出输出。
三．MATLAB软件简介：
MATLAB是MathWorks公司于1984年推出的一套高性能的数值计算可视化软件，集数值分析、矩阵运算、信号处理和图形显示于一体。MATLAB是由Matrix 和Laboratory单词的前三个字母组合而成的，其含义是矩阵实验室。
Simulink是MATLAB最重要的组件之一，是实现动态系统建模、仿真的一个集成环境。它支持线性和非线性系统，连续时间、离散时间，或者两者的相结合的仿真，而且系统是多进程的。Simulink是从底层开发的一个完整的仿真环境和图形界面，它把MATLAB的许多功能都设计成一个个直观的功能模块，把需要的功能模块连接起来就可以实现所需要的仿真功能。Simulink仿真应用于数字电路、数字信号处理、通信仿真、电力系统仿真、宇航仿真等领域。由于数字系统中高低电平分别用0和1表示，因此数字电路问题往往可以转化为一个数字上的逻辑问题。MATLAB提供了逻辑运算模块和各种触发器模块，可以方便的进行数字电路的设计和仿真。借助于组合电路仿真常用模块Logic and Bit Operations子库中的Local Operator模块，将其拖到所建的untitled窗口中，然后鼠标左键双击该模块弹出的Block Parameters/Logical Operator对话框，按Operator栏后的黑三角来选择所需要的门电路标识符，如：AND、OR、NAND、NOR、XOR、NOT中的一个，并依次设置所需的输入、输出端子个数，之后按OK 键确定。利用这些基本门电路组成加法器逻辑电路。
加法器电路原理
加法器电路原理
加法器电路是一种基本的数字电路，用来实现两个二进制数的相加运算。它通常由逻辑门构成，包括与门、或门和异或门。下面我们将详细介绍加法器电路的原理。
加法器电路通常分为半加器和全加器两种。半加器用于实现两个1位二进制数的相加操作，全加器用于实现两个1位二进制数和进位位的相加操作。
半加器电路由两个输入端和两个输出端组成。输入端分别接收两个待相加的二进制数的对应位，输出端则输出相加的结果和进位。半加器的实现可以通过一个异或门和一个与门来实现。异或门的输出为相加结果，与门的输出为进位。
全加器电路由三个输入端和两个输出端组成。输入端分别接收两个待相加的二进制数的对应位和进位位，输出端则输出相加的结果和进位。全加器的实现可以通过两个异或门、两个与门和一个或门来实现。其中，两个异或门的输出作为相加结果，两个与门的输出作为进位的一部分，或门的输出作为进位的另一部分。
通过逐位连接多个半加器或全加器，可以实现多位二进制数的相加操作。需要注意的是，在相加时，每位的进位需要连接到下一位的进位输入端。
加法器电路是数字电路中常用的基本电路之一，广泛应用于计
算机和其他数字系统中。它能够高效地实现二进制数的相加运算，为数字系统的设计和运算提供了基础支持。
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《硬件系统设计》上机实验报告（五）
姓名：学号：班级：成绩：
实验名称：全加器及其应用实验地点：
实验设备：（计算机型号）（生产商）设备号：
使用软件： Multisim 10.0 实验时间：年月日星期，时分至时分
一、实验原理：（简述----用自己的理解）
两个一位十进制数相加，若考虑低位来的进位，其和应为0～19，8421BCD 码加法器
的输入、输出都采用8421BCD 码表示，其进位规律为逢十进一，而74HC283D 是按两个
四位二进制数进行运算的，其进位规律为逢十六进一，故二者的进位关系不同，当和数
大于9时，8421BCD 码应产生进位，而十六进制还不可能产生进位。为此应对结果进行
修正，当结果大于9 时，需要加6(0110B)修正。故修正电路应含一个判9 电路，当结果
大于9 时对结果加0110，小于等于9 时加0000。
大于9 的数是最小项的m10～m15，除了上述情况大于9 时外，如相加结果产生了进
位位，其结果必定大于9，因此大于9 的条件为
F = C + SUM4⋅ SUM3+ SUM4⋅ SUM2 = C ⋅ SUM4⋅ SUM3⋅ SUM4⋅ SUM2
全加器74HC283D 的A4A3A2A1、B4B3B2B1 为两个四位二进制数输入端，SUM1、SUM2、
SUM3、SUM4 为相加的和，C0 为低位来的进位，C4 为向高位产生的进位。
二、实验内容（步骤）：
选择一个74HC283D_2v，二输入与非门7400N和三输入与非门7410N芯片，Word Genvertor（字信号发生器），构成8421BCD 码加法电路，电路图如下：
对Genvertor（字信号发生器）进行相关设置如下：
在Controls 中选择Cycle 按钮，选择循环输出方式。在Trigger 区，点击按钮Internal，选择内部触发方式。在Controls-Setting 按钮填出的选项卡中，Pre-set Patterns 中选择在Up Counter 选项，即按逐个加1 递增的方式进行编码。在Display Type 中选择Hex，在Buffer Size 中输入0009，在Initial Pattern 中选择00000000。
点击run，查看效果如下：
实验改进：
因为74HC283D_2V无法正常显示输出，所以将74HC283D_2V芯片改为
74HC283N_4V芯片，则实验成功，如下：
三、实验体会：
实验中的电路其实就是是将两个个位数相加得到一个十位数，显示结果通过一个判9电路，来判定是否显示十位的1，如过结果超过9，则十位显示1，同时加的结果还会加上6（因为16进制与十进制中始终相差6）得到个位结果输出到个位的数字显示中，从而实现BCD码的加法。
图中的Genvertor（字信号发生器）只有接输入口0～15是有效的，刚开始接到16～31，导致上方的数码管无法显示，后来调换以后一切正常。进位的显示正常，但是个位的数值显示无法显示，一直停留在0，于是尝试将74HC283D_2V芯片改为74HC283N_4V，
则可以正常显示。