USB3.0中8b／10b编解码器的设计

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使用纠错技术的8b_10b编码器设计

器和存储器的数据传输需要，提高数据传输速率，网络和计算机内部传输的主流传输标准选用的编
新一代ＰＣＩ标准ＰＣＩＥｘｐｒｅｓｓ被提出。该标准是码技术。
一种使用了高速串行数据传输技术的板级总线技
随着高速串行数据传输技术的应用，数据每
术，数据传输速率为２．５Ｇｂ／ｓ通道，可支持多达一位的传输时间即位时间正在变得更短。当信道
３２通道进行传输。［２］类似的一种面向嵌入式系干扰一定时，噪声、偏移和抖动等干扰在位时间中
收稿日期：２０１１－０９－２８；修回日期：２０１１－１２－２３作者简介：张磊（１９８０－），男，安徽合肥人，合肥工业大学硕士生；
ＥＤＣＢＡ０００００００００１０００１００００１１００１００００１０１００１１０００１１１０１００００１００１０１０１００１０１１０１１０００１１０１０１１１００１１１１
６ｂ码
ＲＤ＝０
ａｂｃｄｅｉ１００１１１０１１１０１１０１１０１１１０００１１１０１０１１０１００１０１１００１１１１０００１１１００１１００１０１０１０１０１１１０１００００１１０１１０１１０００１１１０００１０１１１
图１ＢＣＨ乘积码编码过程
８ｂ／１０ｂ编码方式是现行高速串行数据传输技术中常用的编码方案技术。８ｂ／１０ｂ编码的主要特点之一是在通道中所发送的串行比特流中嵌入一个时钟信号，所以无需再单独发送时钟信号，这样避免了时钟信号产生的高频干扰噪声。而８ｂ／１０ｂ编码另一个重要特征是保证了编码后码流的直流平衡特性，即码流中０和１的数量基本保持相同。［２，７］

8B／10B解码器设计

据转换成串行传输使用的１数据。８／００位Ｂ１Ｂ编码保证了１和０的相对平衡组合，避免了直流漂移，而且与数据值无关，降低了接收机成本。编码提供的其他位还促进了误码检测。８／０Ｂ１Ｂ编码提供了
在通信协议中，了数据的传输同步、帧等目为成
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４１６２
科
学
技
术
与
工
程
７卷
图１８／０Ｂ１Ｂ解码原理框图
表１３／Ｂ数据解码真值表Ｂ４
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２１数据解码器电路．
８／０Ｂ１Ｂ编码电路的原理是对８Ｂ数据编码时将数据分为高３位和低５位两部分，分别进行３／Ｂ
首先在电路中考虑到解码电路在某些系统中会被旁
路而设计了解码电路旁路控制电路；根据８／０再Ｂ１Ｂ编码规则对收到的数据查错，出接收到的数据的并输
１８期
温
龙，：Ｂ１Ｂ解码器设计等８／０
的都要在数据中插入一些通信协议的标志，而这些标志在８／０Ｂ１Ｂ编码中都作为特殊字符编码成在
行化简就能得到每个比特位的解码表达式。
２３解码电路１Ｂ码的极性运算电路．０８／０Ｂ１Ｂ编码为了防止在串行数据流中出现过多的 “ ０或ｌ，不平衡度即数据中“ ” １的个数减去 “ ” ０的个数的差。
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基于PRBS检测的8B／10B编码器设计

中图分类号：ＴＮ９９文献标识码：Ａ文章编号：１６７４ — ６２３６（２０１７）２０ — ００５６ — ０４
Ｄቤተ መጻሕፍቲ ባይዱ ｓｉｇｎｏｆ８Ｂ／１０ＢｅｎｃｏｄｅｒｂａｓｅｄｏｎＰＲＢＳｔｅｓｔ
Ｋｅｙｗｏｒｄｓ：ＲａｐｉｄＩＯ；８Ｂ／１０Ｂ；ｌｏｏｋ — ｕｐｔａｂｌｅｍｅｔｈｏｄ；ｅｏｍｂｉｎａｔｏｒｙｌｏｇｉｃｉｍｐｌｅｍｅｎｔａｔｉｏｎ；ＰＲＢＳ
ｅｒｂｉｔｅｒｒｏｒｒａｔｅｉｓ０，ｉｎｄｉｃａｔｅｓｔｈａｔｔｈｅｉｎｆｏｒｍａｔｉｏｎｔｒａｎｓｍｉｓｓｉｏｎｏｆｔｈｅ８Ｂ／１０Ｂｅｎｃｏｄｅｒｉｓｒｅｌｉａｂｌｅ．
８Ｂ／１０Ｂ编码是ＩＢＭ公司１９８３年针对高速局域３．１２５ＧＨｚ、５ＧＨｚ或６．２５ＧＨｚ，经过８Ｂ／１０Ｂ编码后有网和计算机链接所研发的传输码ｎ。虽然时隔多年，效数据传输速率可达１Ｇｂ／ｓ、２Ｇｂ／ｓ、２．５Ｇｂ／ｓ、４Ｇｂ／ｓ８Ｂ／ｌＯＢ编码依然是当前高速串行总线的主要编码方或５Ｇｂ／ｓ。传统的８Ｂ／１０Ｂ编码器实现方法分为直接式。８Ｂ／１０Ｂ编码主要是通过映射机制将８位转化为查表法和组合逻辑实现法。使用传统的查表法虽然１０位码字。在编码过程中平衡了码流中“ ０ ” 和“ １ ” 的简单，但是使用的寄存器过多，会导致使用芯片面积

光纤通道8B／10B编解码模块设计

ＱＵＡＲＴＵＩ４０ａｄＭｏｅｓｍ，ｃｎｆｌｅｔｅｄｍａｄｏｉｈｓｅａａｔａｓｓｉｎｐｒｏｍａｃｆｆｒＩ．ｎｄｌｉａｕｌｍｅｔｈｅｎｆｈｇ－ｐｅｄｔｒｎｍｉｓｏｅｆｒｎｅｏｉｅｙｄｂ
以及ＲＤ计算和验证４部分，个并且采用流水线的方式实现。整个设计方案均以ＶＨＤＬ实现，并在ＱＵＡＵＳＩ．ＲＴ－４０Ｉ和Ｍｏｅｉｄｌｍ上进行综合和验证，ｓ结果表明该设计方法能够充分满足光纤通道的高速数据传输性能。
关键词：光纤通道；８／０Ｂ１Ｂ编码；Ｄｓａｉ；Ｒｕｉａｉ；流水线ｉｐｒｙｔｎＤｓｒｙｐｔ中图分类号：ＴＮ９３３１．６文献标识码：Ａ
ｆｃ，ｎｏｉｄｌｉｊｓａＵＴｂｓｄｏｓａｉ．Ｂｔｅｄｎｄｌ，ｗｏｅａｐｉｔｎｍｅｈｄｉｂｓｎａｔｅｃｄｎｍｏｕｅｓｕｔｎＬａｅｎＤｉｒｙｕｃｉｇｍｏｕｅｈｓｐｌａｉｔｏａｅｏｇｐｔｄｏｃｏｓｄ
ｅｃＢｔｎｄｎｎｅｏｉｇｍｏｕｅ，ｗｈｃｒｅｌｅｙＶＨＤＬｄｎｄｙｔｅｉｎｉｕａｉｎｏｔ．ｏｈｅｃｉｇａｄｄｃｄｎｄｌｓｏｉｈａｅｒａｉｚｂｄｏｃｅａｄｍａｅｓｎｈｓｓａｄｓｍｌｔｎｏ
ｃａｎ１ｈｎｅ．
Ｋｙｒｓｉｒｈｎｅ；８／０ｄ；Ｄｓａｉ；Ｒｕｉａｉ；ｐｐｌｅｅｗｏｄ：ｆｅｃａｎｌＢ１ＢｃｅｉｒｙｂｏｐｔｎＤｓｒｙｉｅｉｐｔｎ

光纤通信中8B／10B编码器的设计与实现

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中国科学院深 OrI 先进技术研究院神经工程研究中心
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东北电力大学电气工程学院吉林吉林
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而通过 D is p a r ity 和 R u
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此方案的优势在于能在同
V H DL 硬
一
4 B 编码和 5 B ／ 6 B 编码进时钟下同步完成 3 B ／
，
in g Dis p a r i ty
这两个参数来控制编码后的 4 b i t 数据和 6 b i t 数据使之结合为

8B_10B编解码的IP核设计

神经元电路进行驱动时，应该首先初始化，使得它处于预备工作状态，然后对设备进行资源配置。

硬件驱动程序设计完后对其进行打包，再在交叉编译环境下进行编译，最后将生成的模块移植到文件系统中，其过程与μｌｉｎｕｘ下一般模块的加载机制相同。

４结束语嵌入式系统正以其体积小、成本低等特点广泛应用于工业控制领域，基于嵌入式系统的Ｅｔｈｅｒｎｅｔ／Ｌｏｎ网关可以将已经自成体系的现场总线控制网络作为子网通过以太网接入因特网。

这样充分利用了因特网资源，将控制网络的实现由现场扩展到因特网的广阔空间，突破了传统意义上控制网络的概念，真正形成一个全分散、开放的控制网络系统。

参考文献［１］邹思轶．嵌入式Ｌｉｎｕｘ设计与应用［Ｍ］．北京：清华大学出版社，２００２．［２］Ｒｕｂｉｎｉ．Ｌｉｎｕｘ设备驱动程序［Ｍ］．北京：中国电力出版社，２０００．［３］黄天茂，周琦，等．ＬｏｎＷｏｒｋｓ现场总线与以太网互联方案探讨［Ｊ］．中国仪器仪表，２００２，（３）．［４］Ｄｉｅｔｒｉｃｈ，Ｄｉｅｔｍａｒ．ＬｏｎＷｏｒｋｓ技术—开放的控制网络与应用中的分布系统［Ｍ］．２００３．收稿日期：２００５－０３－３１咨询编号：０５１１０５●应用与设计１引言随着Ｉｎｔｅｒｎｅｔ业务和ＤＶＢ广播电视系统的在全球范围内的飞速发展，利用光纤和普通同轴电缆作为通信载体的数据传输速率不断提高。

目前，甚短距离传输系统（如ＤＶＢ广播电视系统前端）、８Ｂ／１０Ｂ编解码的ＩＰ核设计叶雷，朱红（电子科技大学电子工程学院，四川成都６１００５４）摘要：研究了８Ｂ／１０Ｂ编码的编码特点和内在相关性，并在此基础上介绍了一种用ＶｅｒｉｌｏｇＨＤＬ设计８Ｂ／１０Ｂ编解码逻辑描述的方法，将其嵌入到ＦＰＧＡ中或设计成ＡＳＩＣ，可构成一个资源使用少、速度快、可靠性高的ＩＰ核。

文中着重介绍８Ｂ／１０Ｂ编解码总体设计方案，详细描述其内部工作原理和实现。

最后给出在Ａｌｔｅｒａ公司软件平台ＱｕａｒｔｕｓＩＩ上进行ＥＤＡ的综合和仿真结果。

USB3_0中8b_10b编解码器的设计_徐进

2011年9月15日第34卷第18期现代电子技术M odern Electro nics T echniqueSep.2011V ol.34N o.18USB 3.0中8b /10b 编解码器的设计徐进,马琪(杭州电子科技大学微电子CA D 研究所,浙江杭州 310037)摘要:为了在U SB 3.0中实现数据的8b/10b 编解码,采用了查找表法和组合逻辑相结合的方法,把8b/10b 编解码分解成5b/6b 编解码和3b/4b 编解码,用V erilog H DL 语言实现了算法的描述,并通过了M odelsim 仿真,然后在F PGA 上实现了具体的硬件电路。

采用500M Hz 的时钟信号,经过测验满足了U SB 3.0的传输速率5Gb/s 。

该创新方法使用了少量逻辑,实现了8b/10b 编解码器,并且满足U SB 3.0高速数据传输的要求。

关键词:U SB 3.0;8b/10b 编解码;R T L 设计;仿真验证中图分类号:T N492-34 文献标识码:A 文章编号:1004-373X(2011)18-0009-03Design of 8b/10b C ODEC in USB3.0XU Jin,M A Q i(Microelectronics CA D Institute,H angzhou Di anzi University,H angzhou 310037,China)Abstract :In order t o achieve the 8b/10b data coding and decoding in the U SB3.0sy stem,a metho d of co mbining the lo okup table method and the combinational log ic is adopted to decompose the 8b/10b CODEC into 5b/6b and 3b/4b CO -D EC.T he algo rithm descriptio n is realized by V erilog H DL language.M odelsim simulat ion w as perfo rmed.A specific ha rd -w are circuit was achieved in FP GA.T he testing result indicates t hat it can meet the tr ansmjission rate of 5Gb/s confined by U SB3.0due to the application of 500M H z clock signal.T his innovat ive method uses a small amo unt of log ic to achieve the 8b/10b CO DEC and meet the hig h -speed data transmission r equirements of U SB3.0.Keywords :U SB3.0;8b/10b COD EC;desig n o f RT L ;simulatio n and v erification收稿日期:2011-04-110 引言8b/10b 是目前许多高速串行总线采用的编码机制,如U SB 3.0,1394b,Serial AT A,PCI Express,Inf-in-i band,Fiber Channel,RapidIO 等总线或网络。

8B10B编码(个人总结)

欢迎阅读 8B/10B 编码的基本原理8B/10B 编码是目前高速串行通信中经常用到的一种编码方式，其目的就是通过将一个字节宽度的数据经过映射机制转化为10位宽度的字符，来平衡位流中0与1的个数，也就是达到平衡直流的作用。

由于直接将8bit 数据编码成10bit 来传输在实现上将占用芯片的大片物理面积，并且严重影响了数据的传输速率，所以目前大都采用将一串8位二进制数分为低5位和高3位，然后对低5位进行5B/6B 编码，高3位进行3B/4B 编码，最后再将6位和4位合在一起的编码方式。

这样做不进减少了芯片占用面积，而且简化了编码，提高了数据的传输速率。

通常用字符HGFEDCBA 来表示编码前的8位二进制数，则低5位就是EDCBA ，高3位就是HGF 。

5B/6B 编码后6位二进制数的表示方式为abcdei ，而3B/4B 编码后4位二进则输出R D –栏中的编码，否则，将R D –栏中的编码取反后输出，即输出RD+栏中的编码。

5B/6B 编码的实际流程如图3。

3B/4B 编码由于数据量少，可以把映射数据直接存储，然后通过查表实现。

有了3B/4B 和5B/6B 4所示。

RD DX 的高三计算RD 为负图2 RD 值计算方式位FGH 和低五位ABCDE 分别进行D isparity 计算。

通过分析总结出低五位和高三位编码前后的RD 值变化情况, 其中rdout表示新生成的RD 值而rdin表示当前的RD值:( 1) ABCDE的Dispar ity计算为+ 1时, 若ABC??DE =‘00 111’且控制字符K 无效, 则rdout= not rdin, 否则rdout= rd in;( 2) ABCDE 的Disparity 计算为- 1 时, 若ABCDE =‘00 011’则rdout= no t rdin, 否则rdou t= rd in;( 3) ABCDE 的Disparity 计算为其他值时, rdout= not rdin;( 4) FGH 的值为‘000’、‘001’或‘111’是rdout= no t rdin, 否则rdout= rd in。

基于光纤通信的多路并行8B10B编码设计

本文在原有8B/10B 编码原理的基础上，利用并行原理和流水线操作，设计了一种新的多路编码器。

此方法不仅能同时完成3B/4B 和5B/6B 编码，还能并行处理多组8B/10B 编码，最后结合极性偏差和当前不平衡度将其整合为一路校正数据输出。

与传统编码器的顺序转换输出相比，该编码器极大地提高了编码速率，减复模块（CDR ），需提取时钟以保证数据与时钟同步。

系统结构如图1所示。

编码方式不同，传输的二进制码流也不同，这将直接影响光纤的传输质量。

8B/10B 编码属于分组码的一种，编码效率为80%，采用此种编码形式得到的误码率也相对较小。

在此基础上如果再采用并行编码，则理论上可将编码速度提升数倍，降低了对系统内部编码时钟频率的需求，从而得到更充足的时间裕量。

2 8B/10B基本编码原理在这种编码方式中，8位数据从高位到低位记作HGFEDCBA ，其中EDCBA 对应十进制数值x ，HGF 对应十进制数值y 。

8B 可作为普通数据Dx.y 和控制字符Kx.y ，对应两类编码表：数据编码和特殊字符编码。

编码方式为8B 的5B 和3B 分别按照固定规范转换为6B 与4B 。

这种编码机制之所以具有直流补偿的功能，是因为4B 码表、6B 码表、K 码表都具有正、负列表之分，两者对应的0、“1个数可能不同，用极性偏差RD-表示负列表，RD+为正列表，两者相等或按位取反。

同时用不平衡度disparity 表示当前4B 或6B 中的0、1个数之差，且值只有三种：-2（0比1多）、0（相等）、+2（1比0多），当disparity 为0时，编码模块平衡。

所以，只要RD 运行正确，就可实现直流平衡。

具体运行规则如表1所示。

表1 RD运行规则输入RD当前6B或4B的disparity次态RD -1-1±2+1+10+1±2-1在编码过程中，取初始值RD-，先对5B 编码，要注意当x=7时，其正负列表编码中0、1个数相等，但极性不同。

8B10B编码详解

8B/10B编码详解8B/10B，也叫做8字节/10字节或8B10B。

8B/10B方式最初由IBM公司于1983年发明并应用于ESCON(200M互连系统），由Al Widmer和Peter Franaszek在IBM的刊物“研究与开发”上描述。

8b/10b编码的特性之一是保证DC 平衡，采用8b/10b编码方式，可使得发送的“0”、“1”数量保持基本一致，连续的“1”或“0”不超过5位，即每5个连续的“1”或“0”后必须插入一位“0”或“1”，从而保证信号DC平衡，它就是说，在链路超时时不致发生DC失调。

通过8b/10b编码，可以保证传输的数据串在接收端能够被正确复原，除此之外，利用一些特殊的代码( 在PCI-Express总线中为K码) ，可以帮助接收端进行还原的工作，并且可以在早期发现数据位的传输错误，抑制错误继续发生。

8b/10b编码是将一组连续的8位数据分解成两组数据，一组3位，一组5位，经过编码后分别成为一组4位的代码和一组6位的代码，从而组成一组10 位的数据发送出去。

相反，解码是将1组10位的输入数据经过变换得到8位数据位。

数据值可以统一的表示为DX.Y或KX.Y，其中D表示为数据代码，K表示为特殊的命令代码，X表示输入的原始数据的低5位EDCBA，Y 表示输入的原始数据的高3位HGF。

8b/10b编码是目前许多高速串行总线采用的编码机制，如 USB3.0、1394b、Serial ATA、PCI Express、Infini-band、Fiber Channel、RapidIO等总线或网络等。

8B/10B编码是目前高速串行通信中经常用到的一种编码方式。

直观的理解就是把8bit数据编码成10bit来传输，为什么要引入这种机制呢？其根本目的是“直流平衡（DC Balance）”。

当高速串行流的逻辑1或逻辑0有多个位没有产生变化时，信号的转换就会因为电压位阶的关系而造成信号错误，直流平衡的最大好处便是可以克服以上问题。

8B10B编码(个人总结)

8B/10B 编码的基本原理8B/10B 编码是目前高速串行通信中经常用到的一种编码方式，其目的就是通过将一个字节宽度的数据经过映射机制转化为10位宽度的字符，来平衡位流中0与1的个数，也就是达到平衡直流的作用。

这样做不进减少了芯片占用面积，而且简化了编码，提高了数据的传输速率。

通常用字符HGFEDCBA 来表示编码前的8位二进制数，则低5位就是EDCBA ，高3位就是HGF 。

5B/6B 编码后6位二进制数的表示方式为abcdei ，而3B/4B 编码后4位二进制数的表示方式为fghj ，最后合成的10位二进制数为abcdeifghj 。

人们喜欢把8bit 数据表示成Dx.y 的形式，而控制代码用Kx.y 的形式，其x=5LSB(least significant bit 最低有效位)，y=3MSB(most significant bit 最高有效位)。

它们之间的对应关系如图1所示。

8B/10B 编码中有两个重要的概念，不均等性（disparity ）和极性偏差（running disparity ，RD ）。

前者表示‘1’和‘0’个数的差值，其有如下规律：（１）若ABCDE 的Disparity 值为- 1, 那么在‘ RD- ’项中生成的abcde 与ABCDE 有一一对应的关系, 并且i=‘1’, 此时除ABCDE= ‘00011’外abcde i 是唯一的;（２）若ABCDE 的Disparity 值为+ 1, 那么在‘RD-’项中生成的abcde 与ABCDE 有一一对应的关系, 并且i=‘0’, 此时除ABCDE = ‘11100’外abcdei 是唯一的;（３）若ABCDE 的Disparity 值为+ 3, 那么在‘RD-’项中生成的abcde 与ABCDE 有一一对应的关系, 并且i=‘0’, 此时abcdei 是互为反码的两个值; （４）若ABCDE 的Disparity 为其他值, 此时abcde i 具有互为反码的两个值, 对这些特殊的‘RD –’项中的值可直接用查表法实现。

8b10b编码技术系列（一）：Serdes、CDR、K码

8b10b编码技术系列（一）：Serdes、CDR、K码和大家分享一下关于8b/10b编码的知识点，如有什么错误之处或大家有什么额外的见解欢迎大家公众号后台留言！一、Serdes高速收发器在传统的源同步传输中，数据和时钟分离，在速率较低(<1000M)时问题不大，关于M？推测单位应该是Mbps。

在传输速率越来越高时，由于传输线的时延和抖动存在（个人理解为时序约束中的routing布线延迟和时钟Jitter--也就是时钟周期差异），导致接收端不能正确的采样数据，时钟边沿无法与数据中心对齐。

为了解决该问题，可以将数据从时钟中恢复(CDR技术，Clock Data Recovery)，这样就不会存在延迟不一致的情况，有轻微Jitter也不会影响采样（恢复的时钟随着数据一起抖动）。

But！but！but！将数据和时钟混合，接收端从接收数据中恢复出时钟的话，那么数据接收方要和数据发送方共地。

这样的话就会增加接口线路，且往往很难实现，所以数据传输采用差分传输，抗共模噪声。

那么问题又来了，差分传输的话，由于电压的绝对值较大，变化速率更快（斜率更大），数据接收端的电流会存在过大问题，在接收端使用交流耦合电容进行交流耦合，隔直流通交流（链路交流耦合）。

如下图所示，直流平衡时，数据流中的0和1交替出现，可以认为是交流信号，可以顺利通过耦合电容，DC不平衡时，数据流中出现多个连续的0或者1，可认为这段时间内的信号是直流，通过电容时会产生传输错误，所以就有了8b/10b(64b/66b)编码，高速串行总线采用编码技术的目的是平衡数据流中的0和1，从而实现DC平衡。

二、CDR技术Clock Data Recovery时钟恢复电路一般是通过PLL电路（鉴相器PD、环路滤波器LF、压控振荡器VCO）实现，其作用是从数据流中准确的恢复出时钟和数据信息。

参考时钟输入到鉴相器(PD)，鉴相器比较的是两个相位，一个是参考时钟，一个是数据恢复时钟，两个时钟之间存在两种差异，一种是频率差，另一种是相位差，当恢复时钟相位与参考时钟相位之间存在差异的话会产生一个对应比例的积分值，根据积分值的大小，控制数据时钟提取电路的时钟进行偏移，从而使得数据恢复时钟和参考时钟相位进行对齐，此时认为输出时钟锁定，即所向为认为时钟已经锁定到了所需要的相位或者频点上，就可以作为一个可以使用的时钟。

一种新的8B_10B编解码方案设计与实现

中文核心期刊一种新的8B/10B编解码方案设计与实现孙科达，石旭刚，史故臣（浙江工业大学信息工程学院，杭州310014）摘要：对现有不同的8B/10B编解码方案进行了介绍和分析，同时研究8B/10B的编码特点和内在相关性，在此基础上提出一种可移植性8B/10B编解码方法，用V H D L语言进行设计，给出了仿真和综合结果。

将其嵌入到FPG A中可构成一个资源占用少、速度快、可靠性高、可移植的I P核，实现了具体的硬件电路，验证了设计方法的有效性和可行性。

关键词：8B/10B；FPG A；查找表；V H D L中图分类号:TN76文献标识码:A文章编号：1002-5561(2009)07-0027-04A new method of design and implementation on8B/10B encoding and decodingSUN Ke-da,SHI Xu-gang,SHI Gu-chen(College of Information Engineering,Zhejiang University ofTechnology,Hangzhou310014,China)Abstract:This paper introduces and analyses the existing methods of8B/10B encoding and decoding.The en-coding rule of8B/10B and inherent relationship among8B/10B encoding are deeply investigated.Based on this,a new implementing method using VHDL with of8B/10B encoding and decoding is described,and the results of simulation and synthesis are showed.This method can be applied easily and effectively into FPGA design making an IP core with the functions of high speed,few resource,high reliability and transplantable a-bility.So the hardware circuit is realized to validate the feasibility of this method.Key words:8B/10B,FPGA,Look Up Table,VHDL0引言随着Internet业务的迅速增长，光纤通信的数据传输速率和容量不断提高。

8B_10B编码器的设计及实现

8B /10B编码器的设计及实现摘要:本文介绍了8B /10B编码技术,提出了一种简单、实用的8B /10B编码器的实现方法,并且采用Verilog语言设计了一种通用的软核。

通过在FPGA器件上进行测试,电路稳定、可靠,可直接嵌入到需要8B /10B编码功能的收发器电路中。

关键词:串行数据传输;8B /10B编码;极性偏差(RD);Verilog语言中图分类号:TN919. 3;TN762文献标识码:ADesign and Realization ofan8B /10B EncoderLIYou-mou(ASIC Design Center,Xi’an Institute ofPosts and Telecommunications,Xi’an 710061,China) Abstract:This paper introduces8B /10B encoding technique,and puts forward a simple and practical real-izationmethod ofan 8B /10B encoder. Furthermore,a versatile soft-core designedwithVerilog ispresen-ted. It is tested to be stable and reliable by FPGA devices,and can be directly embedded in transceivercircuitwith 8B /10B encoding function.Key words:Serial data transmission;8B /10B encoding;Rrunning disparity(RD);Verilog language 一、引言在高速的串行数据传输中,传送的数据被编码成自同步的数据流,就是将数据和时钟组合成单一的信号进行传送,使得接收方能容易准确地将数据和时钟分离,而且要达到令人满意的误码率,其关键技术在于串行传输中数据的编码方法。

8B10B编码(个人总结) (2)

8B/10B编码的基本原理8B/10B编码是目前高速串行通信中经常用到的一种编码方式，其目的就是通过将一个字节宽度的数据经过映射机制转化为10位宽度的字符，来平衡位流中0与1的个数，也就是达到平衡直流的作用。

由于直接将8bit数据编码成10bit来传输在实现上将占用芯片的大片物理面积，并且严重影响了数据的传输速率，所以目前大都采用将一串8位二进制数分为低5位和高3位，然后对低5位进行5B/6B编码，高3位进行3B/4B编码，最后再将6位和4位合在一起的编码方式。

这样做不进减少了芯片占用面积，而且简化了编码，提高了数据的传输速率。

通常用字符HGFEDCBA来表示编码前的8位二进制数，则低5位就是EDCBA，高3位就是HGF。

5B/6B编码后6位二进制数的表示方式为abcdei，而3B/4B编码后4位二进制数的表示方式为fghj，最后合成的10位二进制数为abcdeifghj。

人们喜欢把8bit数据表示成Dx.y的形式，而控制代码用Kx.y的形式，其x=5LSB(least significant bit最低有效位)，y=3MSB(most significant bit最高有效位)。

它们之间的对应关系如图1所示。

8B/10Brunning disparity，RD（１）若ABCDE 的abcde与ABCDE 有一一对应的关系, 并且i=‘1’, 此时除‘00011abcde i是唯一的;（２）若ABCDE 的Disparity 值为那么在‘RD-abcde与ABCDE有一一对应的关系, 并且i=‘0’,（３）若ABCDE 的ABCDE有一一对应的关系, 并且i=‘0’,（４）若ABCDE的RD –（1）当码字中‘1’比‘0’多, 或者4B 码为1100,或者6B 码为111000时, 该码字被定义为正极性码,这个时候RD取正;（2）当码字中‘1’比‘0’少, 或者4B码为0011,或者6B 码为000111时, 该码字被定义为负极性码, 这个时候RD取负;（3）除了上述两种情况其他码字定义为中性码, RD取其前一码字的RD游程值。

B10B编码

这样做不进减少了芯片占用面积，而且简化了编码，提高了数据的传输速率。

通常用字符HGFEDCBA 来表示编码前的8位二进制数，则低5位就是EDCBA ，高3位就是HGF 。

5B/6B 编码后6位二进制数的表示方式为abcdei ，而3B/4B 编码后4位二进制数的表示方式为fghj ，最后合成的10位二进制数为abcdeifghj 。

人们喜欢把8bit 数据表示成的形式，而控制代码用的形式，其x=5LSB(least significant bit 最低有效位)，y=3MSB(most significant bit 最高有效位)。

它们之间的对应关系如图1所示。

8B/10B 编码中有两个重要的概念，不均等性（disparity ）和极性偏差（running disparity ，RD ）。

一种新的8B_10B编解码设计

6b5b解码流程4b3b解码流程前提下采用分块编码和逻辑编码并用的方法提出了一种工作速度快资源占用较少可靠性高的编解码设计方案并且stratixiiep2s15f484c3件上选择时钟为500mhz境下实现了编解码联调时序仿真验证结果完全正确与现有的同类方案相比最大工作速度得到了较大的提高能够应用于高速传输通信系统中
StratixII EP2S15F484C3
28（12,480） 29（12,480）
500
500 真验证，结果完全正确，与现有
本设计
Cyclone EP1C6F256C6 Lattice XP LFXP3C
52LE 59（1536）
73LE 92（1536）
405.19 321.027
405.19 681.663
其它
刘文杰，施佺，郭林,孙玲:一种新的 8B/10B 编解码设计
除去 01111 外，RD-列的 6bit 码字高5 位与输入 5bit 码字同样存在倒置的对应关系，并且 i 位为 0，此组也单独为一组；剩余的 RD=-5、-3、5 编码组中输入与输出之间没有直接关系，故将它们归为一组，可采用卡诺图化简的方法实现编码。 3B/4B 表中的数据逻辑关系较简单，也可直接采用卡诺图进行化简。但在 3B/4B 码表中，3bit 数据 111 对应的 4B 编码却存在 4 种选择，通常情况下 111 的 4B 码选择为 1110 和 0001，当输入 5bit 码字为 01011、01101、01110、10001、10010 和 10100 时，4B 码字需选择 0111 或 1000。对这组特殊码组编码时需单独考虑。图 1 给出了实现 8B/10B 编码部分的结构示意图，图 1 中 k 表示控制符号输入选择信号，rd6、rd4 分别表示编码后 6bit 和 4bit 码字的 RD 值。

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