【论文】基于VHDL的HDB3编解码器的设计

目录1 VHDL语言概述 (3)2 HDB3码介绍 (3)2.1 数字基带信号 (3)2.2 NRZ，AMI，HDB3码之间的对应关系 (3)2.3 HDB3码的编/译码规则 (4)2.3.1 HDB3码的编码规则 (4)2.3.2 HDB3码的译码规则 (5)3 HDB3编/解码器的建模与实现 (5)3.1 HDB3编码器的建模与实现 (5)3.1.1 插V模块的建模与实现 (5)3.1.2 插B模块的建模与实现 (6)3.1.3 单/双极性变换的建模与实现 (7)3.2 HDB3 解码器的建模与实现 (7)4.时序仿真图 (8)4.1 编码器时序仿真图 (8)4.2 解码器时序仿真图 (9)5 解码器硬件电路图 (9)6 设计总结 (10)参考文献 (10)附录：源代码清单 (11)摘 要HDB3（High Density Binary－3）码是AMI码的一种改进型。

HDB3码保持了AMI码的优点，克服了AMI码在遇到连“0”长时难以提取定时信息的困难，因而获得广泛应用。

CCITT已建议把HDB3码作为PCM终端设备一次群到三次群的接口码型。

我本次课程设计的主要内容就是基于VHDL语言的HDB3编/解码器的设计，它所要达到的要求就是能从软件方面来实现HDB3编/解码器的基本功能，并能协调整个设计，使之达到预想的要求。

关键字：HDB3码 AMI码 VHDL语言 编/解码器 MAX+plus II软件1 VHDL语言概述VHDL(very-high-speed integrated circuit hardware description language)诞生与1982年。

1987年底VHDL被IEEE和美国国防部确认为标准硬件描述语言。

自IEEE发布了HDL标准版本后，各EDA公司相继推出了自己的VHDL实际环境，或宣布自己的程序可以和VHDL接口。

此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。

1993年，IEEE对VHDL进行了修正，从更高的抽象层次和系统描述能力扩展VHDL的内容。

现在，VHDL和VERILOG作为IEEE的工业硬件描述语言，又得到了众多EDA公司的支持，在电子工程领域，已成为事实上的通用硬件描述语言。

2 HDB3码介绍2.1 数字基带信号数字基带信号的传输是数字通信系统的重要组成部分之一。

在数字通信中，有些场合可不经过载波调制和解调过程，而对基带信号进行直接传输。

为使基带信号能适合在基带信道中传输，通常要经过基带信号变化，这种变化过程事实上就是编码过程。

于是，出现了各种各样常用码型。

不同码型有不同的特点和不同的用途。

作为传输用的基带信号归纳起来有如下要求：1 希望将原始信息符号编制成适合与传输用的码型；2 对所选码型的电波形，希望它适宜在信道中传输。

可进行基带传输的码型较多。

1、AMI码AMI码称为传号交替反转码。

其编码规则为代码中的0仍为传输码0，而把代码中1交替地变化为传输码的+1-1+1-1，、、、。

举例如下。

消息代码：0 1 1 1 0 0 1 0 、、、AMI 码： 0 +1 -1 +1 0 0 -1 0 、、、或0 -1 +1 -1 0 0 +1 0 、、、AMI码的特点：（1） 无直流成分且低频成分很小，因而在信道传输中不易造成信号失真。

（2） 编码电路简单，便于观察误码状况。

（3） 由于它可能出现长的连0串，因而不利于接受端的定时信号的提取。

2、HDB3码这种码型在数字通信中用得很多，HDB3码是AMI码的改进型，称为三阶高密度双极性码。

它克服了AMI码的长连0传现象。

2.2 NRZ，AMI，HDB3码之间的对应关系假设信息码为0000 0110 0001 0000，对应的NRZ码、AMI码，HDB3码如图2-1所示。

图2-1 NRZ ，AMI，HDB3码型图分析表现，AMI 码及HDB3码的功率谱不含有离散谱f S 成份（f S ＝1/T S ，等于位同步信号频率）。

在通信的终端需将他们译码为NRZ 码才能送给数字终端机或数/模转换电路。

在做译码时必须提供位同步信号。

工程上，一般将AMI 或HDB3码数字信号进行整流处理，得到占空比为0.5的单极性归零码（RZ|τ＝0.5T S ）。

由于整流后的AMI，HDB3码中含有离散谱f S ，故可用一选频网络得到频率为f S 的正弦波，经整形、限幅、放大处理后即可得到位同步信号。

2.3 HDB3码的编/译码规则2.3.1 HDB3码的编码规则（1） 将消息代码变换成AMI 码；（2） 检查AMI 码中的连0情况，当无4个以上的连0传时，则保持AMI 的形式不变；若出现4个或4个以上连0时，则将1后的第4个0变为与前一非0符号（+1或-1）同极性的符号，用V 表示（+1记为+V，-1记为-V（3） 检查相邻V 符号间的非0符号的个数是否为偶数，若为偶数，则再将当前的V 符号的前一非0符号后的第1个0变为+B 或-B 符号，且B 的极性与前一非0符号的极性相反，并使后面的非0符号从V 符号开始再交替变化。

举例如下：代码： 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 HDB3码： +1 0 -1 0 +1 -1 0 0 0 -1 0 +1 -1 +1 0 0 +1 -1 加V、B： -V +B +V HDB3码的特点如下：（1） 基带信号无直流成分，且只有很小的低频成分； （2） 连0串符号最多只有3个，利于定时信息的提取； （3） 不受信源统计特性的影响。

HDB3码的特点如下：（1） 基带信号无直流成分，且只有很小的低频成分；（2） 连0串符号最多只有3个，利于定时信息的提取；（3） 不受信源统计特性的影响。

2.3.2 HDB3码的译码规则HDB3码的译码是编码的逆过程，其译码相对于编码较简单。

从其编码原理可知，每一个破坏符号V总是与前一非0符号同极性，因此，从收到的HDB3码序列中，容易识别V符号，同时也肯定V符号及其前面的3个符号必是连0符号，于是可恢复成4个连0码，然后再将所有的-1变成+1后变得到原消息代码。

举例如下：HDB3码 +1 0 -1 0 +1 -1 0 0 0 -1 0 +1 -1 +1 0 0 +1 -1 V符号 -V +V译码 1 0 1 0 1 1 0 0 0 0 0 1 1 0 0 0 0 1 3 HDB3编/解码器的建模与实现3.1 HDB3编码器的建模与实现本设计的思想并不像前面HDB3编码原理介绍的那样首先把消息代码变换成为AMI码，然后进行V符号和B符号的变换，而是在消息代码的基础上，依据HDB3编码规则进行插入“V”符号和插入“B”符号的操作，最后完成单极性信号变成双极性信号的变换。

其图3-1 HDB3编码模型编码模型如图3-1 所示。

3.1.1 插V模块的建模与实现（1）插V模块的建模插“V”模块的功能实际上就是对消息代码里的四连0串的检测即当出现四个连0串的时候，把第四个“0”变换成为符号“V”（“V”可以是逻辑“1”——高电平），而在其他情况下，则保持消息代码的原样输出。

同时为了减少后面工作的麻烦，，用“11”或“01”标识“1” ，区别普通“1”码还是“V”码则靠设定的judge_v来区分， “0”用“00”标识。

插“V”符号的设计思想很简单：首先判断输入的代码是什么（用一个条件语句判断），如果输入的是“0”码，则接着判断这是第几个“0”码，若是第4个，则把这一位码元变换成为“1”码，且让judge_v让原代码照常输出，且judge_v置“0”。

设计如前考虑,插“V”模块须设计一个4位的移位寄存器,用来判断“0”相邻的个数。

在进程(process)中,通过条件语句完成插“V”功能。

这里通过判断reg和data_in来判断是否需要加V，假设输入一串代码,根据设计思想,输入代码与插入“V”符号之后的关系如下:图3-2 插“V”符号的建模代码 : 1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0插V后:11 00 00 00 11 01 00 00 00 01 11 01 00 00 00 01插“B”模块的功能是保证附加“V”符号后的序列不破坏“极性交替反转”造成的无直流特性，即当相邻“V”符号之间有偶数个非0符号的时候，把后一小段的第1个“0”变换成一个非破坏符号——“B”符号。

图中插“B”模块是这个设计遇到的第一个难点，因为他涉及到一个由现在事件的状态决定过去状态的的问题。

其中还有如何确定是“1”，还是“V”的问题。

处理难点的思路是：首先把码元（经插“V”处理过的）放入一个4位的移位寄存器里，在同步时钟的作用下，同时进器里出来的时候，就可以决定是应该变 图3-3 插“B”符号的建模换成“B”符号，还是照原码输出。

要进行插“B”判决，首先要知道哪一个是“V”，从前面的程序中我们了解到，“V”可以通过judge_v判断，根据这个设计思想，输入代码与插“V”及插“B”后的代码的关系如下：代 码 ：1 0 0 0 0 1 0 0 0 0 1 1 0 0 0 0 1 1 插V后: 01 00 00 00 01 11 00 00 00 11 01 11 00 00 00 11 01 11 插B后：01 00 00 00 01 11 00 00 00 11 01 11 01 00 00 01 11 013.1.3 单/双极性变换的建模与实现根据HDB3 编码规则， 我们知道B 符号的极性与前一非零符号相反， V 极性符号与前一非零符号一致。

通过前面可知，我们可以通过reg、judge_v和v_cnt 的值区分普通“1”码和“V”码，可以通过reg、judge_v和parity判断什么时候应该输出“B”码，根据单双极性交替等规则，可另设一个标志last_sign来标记前一输出信号。

若前一信号输出是“01”或“11”，下一信号要输出的是“V”或“B”，则应该输出“01”或“11”（与前一信号一致）；若前一信号输出是“01”或“11”，下一信号要输出的是普通“1”码，则应该输出“11”或“01”（与前一信号相反）；若前一信号输出是“00”，下一信号要输出的是普通“00”码，则应该输出“00”。

图3-4 单/双极性变换的建模3.2 HDB3 解码器的建模与实现解码设计是根据HDB3码的特点首先检测出极性破坏点，即找出4连零码中添加V码的位置(破坏点位置)，其次去掉添加的V码，最后去掉4连零码中添加的B码以将其还原成单极性不归零码。

由HDB3码的编码规则可知，或“-100-1”取代，所以，只要能检测出“+1000+1”、“-1000-1”、“-100-1”、将它们分别改为“10000” 、“10000”、“0000”、“0000”就可以了。