EDA技术实用教程(第四版)习题答案
EDA 技术实用教程 课后作业答案

作业3-6module Mux3_1(a1,a2,a3,s0,s1,outy); input a1,a2,a3,s0,s1;output outy;reg outy;reg temp;always @(a2,a3,s0)beginif(s0 == 1'b0)temp = a2;elsetemp = a3;endalways @(a1, temp,s1)beginif(s1 == 1'b0)outy = a1;elseouty = temp;endendmodule作业3-7 半减器module H_suber(x,y,diff,s_out);input x,y;output diff,s_out;reg s_out;wire diff;assign diff = x ^ y;always @(x,y)beginif(x < y)s_out = 1'b1;elses_out = 1'b0;endendmodule全减器module F_suber(x,y,sub_in,diffr,sub_out); input x,y,sub_in;output diffr,sub_out;wire diffr,sub_out;wire H_diff,H_sout,s_out;assign sub_out = s_out || H_sout;H_suber U1 (.x(x),.y(y),.diff(H_diff),.s_out(H_sout));H_suber U2 (.x(H_diff),.y(sub_in),.diff(diffr),.s_out(s_out));Endmodule8位全减器module Bit8_suber(X,Y,Sub_in,Diff,Sub_out);input[7:0] X,Y;input Sub_in;output[7:0] Diff;output Sub_out;wire[7:0] Diff;wire Sub_out;wire[6:0] sub_out;F_suber U1(.x(X[0]),.y(Y[0]),.sub_in(Sub_in),.diffr(Diff[0]),.sub_out(sub_out[0]));F_suber U2(.x(X[1]),.y(Y[1]),.sub_in(sub_out[0]),.diffr(Diff[1]),.sub_out(sub_out[1])); F_suber U3(.x(X[2]),.y(Y[2]),.sub_in(sub_out[1]),.diffr(Diff[2]),.sub_out(sub_out[2])); F_suber U4(.x(X[3]),.y(Y[3]),.sub_in(sub_out[2]),.diffr(Diff[3]),.sub_out(sub_out[3])); F_suber U5(.x(X[4]),.y(Y[4]),.sub_in(sub_out[3]),.diffr(Diff[4]),.sub_out(sub_out[4])); F_suber U6(.x(X[5]),.y(Y[5]),.sub_in(sub_out[4]),.diffr(Diff[5]),.sub_out(sub_out[5])); F_suber U7(.x(X[6]),.y(Y[6]),.sub_in(sub_out[5]),.diffr(Diff[6]),.sub_out(sub_out[6])); F_suber U8(.x(X[7]),.y(Y[7]),.sub_in(sub_out[6]),.diffr(Diff[7]),.sub_out(Sub_out)); Endmodule作业3-13Amodule DFF_A(D,EN,CLK,RST,Q,Q1);input D,EN,CLK,RST;output Q,Q1;reg Q;wire Q1;wire D_temp;assign D_temp = D && EN;assign Q1 = (~D_temp)||RST;always @(negedge RST or posedge CLK)beginif(!RST)Q <= 1'b0;elseif(EN)Q <= D;elseQ <= Q;endmoduleBmodule DFF_B (A,B,C,D,Y);input A,B,C,D;output Y;reg Y;wire temp1,temp2,temp3;assign temp1 = A || B;assign temp2 = C && D;assign temp3 = temp1 ^ temp2; always @(A,temp1,temp3)beginif(temp1)Y = temp3;elseY = A;endendmoduleCmodule DFF_C(RST,D,CLK,Q,DOUT); input RST,D,CLK;output Q,DOUT;reg Q,DOUT;reg D_temp1;wire D_temp2;assign D_temp2 = D ^ D_temp1; always @(RST,D)beginif(RST)D_temp1 = 1'b0;elseD_temp1 = D;endalways @(posedge CLK)beginQ <= D_temp1;DOUT <= D_temp2;endmoduleDmodule DFF_D(SET,D,CLK,EN,RESET,Q);input SET,D,CLK,EN,RESET;output Q;reg Q;wire SET_temp;assign SET_temp = (~RESET) && SET;always @(posedge CLK or posedge RESET or posedge SET_temp) beginif(RESET)Q <= 1'b0;elseif(SET_temp)Q <= 1'b1;elseif(EN)Q <= D;elseQ <= Q;endendmodule8-2.用Mealy机类型,写出控制ADC0809采样的状态机。
eda技术实用教程期末考试题及答案

eda技术实用教程期末考试题及答案一、选择题(每题2分,共20分)1. EDA技术中,FPGA代表的是()。
A. 现场可编程逻辑阵列B. 现场可编程门阵列C. 现场可编程逻辑器件D. 现场可编程门器件答案:B2. 在EDA技术中,VHDL是一种()。
A. 硬件描述语言B. 软件描述语言C. 系统描述语言D. 网络描述语言答案:A3. 下列哪个不是EDA工具的主要功能()。
A. 逻辑综合B. 电路仿真C. 代码编译D. 布局布线答案:C4. 在VHDL中,下列哪个关键字用于定义并行语句()。
A. ifB. beginC. loopD. process答案:B5. 在EDA技术中,用于测试和验证数字电路的EDA工具是()。
A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案:B6. 下列哪个不是FPGA的配置方式()。
A. 在系统可编程B. 串行配置C. 并行配置D. 网络配置答案:D7. 在VHDL中,用于定义信号的关键字是()。
B. constantC. signalD. type答案:C8. 在EDA技术中,用于描述数字电路行为的模型是()。
A. 结构模型B. 数据流模型C. 行为模型D. 混合模型答案:C9. 在VHDL中,下列哪个关键字用于定义过程()。
A. procedureB. functionD. entity答案:C10. 在EDA技术中,用于优化电路性能的EDA工具是()。
A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案:C二、填空题(每题2分,共20分)1. EDA技术中的“EDA”代表的是______、______和______。
答案:电子设计自动化2. VHDL中的并发语句包括______、______、______和______。
答案:信号赋值、条件信号赋值、选择信号赋值、元件实例化3. 在FPGA设计中,______是用于存储配置数据的非易失性存储器。
EDA技术实用教程习题答案——潘松_黄继业
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第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系?答:利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现;FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC,或可编程ASIC。
FPGA和CPLD的应用是EDA 技术有机融合软硬件电子设计技术、SoC(片上系统)和ASIC设计,以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比,VHDL有什么特点?答:编译器将软件程序翻译成基于某种特定CPU的机器代码,这种代码仅限于这种CPU而不能移植,并且机器代码不代表硬件结构,更不能改变CPU的硬件结构,只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL 程序转化的目标是底层的电路结构网表文件,这种满足VHDL设计程序功能描述的电路结构,不依赖于任何特定硬件环境;具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中,具有明显的能动性和创造性,它不是机械的一一对应式的“翻译”,而是根据设计库、工艺库以及预先设置的各类约束条件,选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?什么是综合? 答:在电子设计领域中综合的概念可以表示为:将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答:(1)从自然语言转换到VHDL语言算法表示,即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level,RTL),即从行为域到结构域的综合,即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示,即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计),或转换到FPGA的配置网表文件,可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么?答:是核心地位(见图1-3)。
EDA实用技术课后习题解答及课程意见
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习题5-8设计一个7人表决电路,参加的表决的7人,同意为1,不同意为0,同意者过半则表决通过,绿指示灯亮;表决不通过则红指示灯亮。
图1 .bdf条件图2 RTL综合图实验5-4(3)完成半加器和全加器的设计Full_adder的VHDL语言:LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY f_adder ISPORT(cin : IN STD_LOGIC;bin : IN STD_LOGIC;ain : IN STD_LOGIC;count : OUT STD_LOGIC;sum : OUT STD_LOGIC);END f_adder;ARCHITECTURE bdf_type OF f_adder IS COMPONENT or2aPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;c : OUT STD_LOGIC);END COMPONENT;COMPONENT h_adderPORT(a : IN STD_LOGIC;b : IN STD_LOGIC;co : OUT STD_LOGIC;so : OUT STD_LOGIC);END COMPONENT;SIGNAL SYNTHESIZED_WIRE_0 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_1 : STD_LOGIC; SIGNAL SYNTHESIZED_WIRE_2 : STD_LOGIC; BEGINb2v_inst : or2aPORT MAP(a => SYNTHESIZED_WIRE_0,b => SYNTHESIZED_WIRE_1,c => count);b2v_inst1 : h_adderPORT MAP(a => ain,b => bin,co => SYNTHESIZED_WIRE_0,so => SYNTHESIZED_WIRE_2);b2v_inst2 : h_adderPORT MAP(a => SYNTHESIZED_WIRE_2,b => cin,co => SYNTHESIZED_WIRE_1,so => sum);END bdf_type;f_adder适配图f_adde r原理输入图f_adder时序仿真图h_adder的VHDL语言:LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY H_ADDER ISPORT(a,b :IN STD_LOGIC;co, so:OUT STD_LOGIC);END ENTITY H_ADDER;ARCHITECTURE FH1 OF H_ADDER ISBEGINso <=NOT(a XOR (NOT B));co <=a AND b;END ARCHITECTURE FH1;RTL综合图习题6-8判断下面三个程序中是否有错误,若有则指出错误所在,并给出完整程序程序1:Signal A, EN : std_logic;Process(A, EN)Variable B:std_logic;Beginif EN = l then B<=A; end if; --将“B<=A”改成“B:=A”end process;程序2:Architecture one of sample isvariable a,b,c:integer;beginc<=a+b; --将“c<=a+b”改成“c:=a+b”end;完整程序:library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity mux21 isport(clk:in integer range 10 downto 0;d:out integer range 20 downto 0);end mux21;architecture one of mux21 isbeginprocess (clk)variable a,b:integer range 10 downto 0 ;variable c :integer range 20 downto 0 ;beginif clk = 1 thena:=10;b:=5;c:=a+b;d<=c;else c:=a-b;d<=c;end if;end process;end architecture one;RTL综合图仿真图程序3:library ieee;use ieee.std_logic_1164.all;entity mux21 isport(a,b:in std_logic; sel:in std_logic;c:out std_logic;); --将“;)”改成“)” end sam2; --将“sam2”改成“entity mux21” architecture one of mux2l isbegin --增加“process(a,b,sel) begin” if sel= '0' then c:=a; else c:=b; end if; --应改成“if sel= '0' then c<=a;else c<=b; end if;”--增加“end process;”end two; --将“two”改成“architecture one”完整程序:library ieee;use ieee.std_logic_1164.all;entity mux21 isport (a,b:in std_logic;sel:in std_logic;c :out std_logic);end entity mux21;architecture one of mux21 isbeginprocess(a,b,sel)beginif sel= '0' then c<=a; else c<=b; end if;end process;end architecture one;RTL综合图仿真图实验6-4 32位并进/并出移位寄存器设计仅用例6-8一个8位移位寄存器,再增加一些电路,如4个8位锁存器等,设计成为一个能为32位二进制数进行不同方式移位的移位寄存器。
《EDA技术实用教程(第四版)》习题答案

《EDA技术实用教程(第四版)》习题1 习题1-1EDA技术与ASIC设计和FPGA开发有什么关系?FPGA在ASIC设计中有什么用途?P3~41-2 与软件描述语言相比,VHDL有什么特点? P6l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?P51-4 在EDA技术中,自顶向下的设计方法的重要意义是什么? P7~101-5 IP在EDA技术的应用和发展中的意义是什么? P22~141-6叙述EDA的FPGA/CPLD设计流程,以及涉及的EDA工具及其在整个流程中的作用。
(P11~13)2 习题2-1OLMC(输出逻辑宏单元)有何功能?说明GAL是怎样实现可编程组合电路与时序电路的。
P34~362-2什么是基于乘积项的可编程逻辑结构?P33~34,40什么是基于查找表的可编程逻辑结构?P40~412-3FPGA系列器件中的LAB有何作用? P43~452-5 解释编程与配置这两个概念。
P582-6 请参阅相关资料,并回答问题:按本章给出的归类方式,将基于乘积项的可编程逻辑结构的PLD器件归类为CPLD;将基于查找表的可编程逻辑结构的PLD器什归类为FPGA,那么,APEX系列属于什么类型PLD器件? MAX II系列又属于什么类型的PLD器件?为什么? P54~563 习题3-1 画出与以下实体描述对应的原理图符号元件:ENTITY buf3s IS --实体1:三态缓冲器PORT(input:IN STD_LOGIC; --输入端enable:IN STD_LOGIC; --使能端output:OUT STD_LOGIC); --输出端END buf3s ;ENTITY mux21 IS --实体2: 2选1多路选择器PORT(in0, in1,sel: IN STD_LOGIC;output:OUT STD_LOGIC);3-2 图3-16所示的是4选1多路选择器,试分别用IF_THEN 语句和CASE 语句的表达方式写出此电路的VHDL 程序,选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=’0’,s0=’0’;s1=’0’,s0=’1’;s1=’1’,s0=’0’和s1=’1’,s0=’1’时,分别执行y<=a 、y<=b 、y<=c 、y<=d 。
EDA技术使用教程课后答案第4章
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【例4-8】 】 ... IF a1 > b1 THEN q1 <= '1' ; ELSE q1 <= '0' ; END IF; ...
的电路图( 综合) 图4-6 例4-8的电路图(Synplify综合) 的电路图 综合
图4-2 mux21a结构体 结构体
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4.1 多路选择器的 多路选择器的VHDL描述 描述
4.1.1 2选1多路选择器的 选 多路选择器的 多路选择器的VHDL描述 描述
【例4-1】 】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a; ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE END ARCHITECTURE one ;
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4.2 寄存器描述及其 寄存器描述及其VHDL语言现象 语言现象
4.2.2 VHDL描述的语言现象说明 描述的语言现象说明 2. 设计库和标准程序包
LIBRARY LIBRARY WORK ; STD ;
图4-4 D触发器
USE STD.STANDARD.ALL ; 使用库和程序包的一般定义表式是: 使用库和程序包的一般定义表式是: LIBRARY USE <设计库名>; 设计库名>
< 设计库名>.<程序包名>.ALL ; 设计库名> 程序包名>
eda技术与vhdl第四版课后答案
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eda技术与vhdl第四版课后答案【篇一:《eda技术实用教程(第五版)》习题答案(第1~10章)--潘】ss=txt>1 习题1-1 eda技术与asic设计和fpga开发有什么关系?fpga在asic设计中有什么用途?p3~4eda技术与asic设计和fpga开发有什么关系?答:利用eda技术进行电子系统设计的最后目标是完成专用集成电路asic的设计和实现;fpga和cpld是实现这一途径的主流器件。
fpga和cpld的应用是eda技术有机融合软硬件电子设计技术、soc(片上系统)和asic设计,以及对自动设计与自动实现最典型的诠释。
fpga在asic设计中有什么用途?答:fpga和cpld通常也被称为可编程专用ic,或可编程asic。
fpga实现asic设计的现场可编程器件。
1-2 与软件描述语言相比,vhdl有什么特点? p4~6答:编译器将软件程序翻译成基于某种特定cpu的机器代码,这种代码仅限于这种cpu而不能移植,并且机器代码不代表硬件结构,更不能改变cpu的硬件结构,只能被动地为其特定的硬件电路结构所利用。
综合器将vhdl程序转化的目标是底层的电路结构网表文件,这种满足vhdl设计程序功能描述的电路结构,不依赖于任何特定硬件环境;具有相对独立性。
综合器在将vhdl(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中,具有明显的能动性和创造性,它不是机械的一一对应式的“翻译”,而是根据设计库、工艺库以及预先设置的各类约束条件,选择最优的方式完成电路结构的设计。
l-3 什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么? p6什么是综合? 答:在电子设计领域中综合的概念可以表示为:将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型? 答:(1)从自然语言转换到vhdl语言算法表示,即自然语言综合。
(2)从算法表示转换到寄存器传输级(registertransport level,rtl),即从行为域到结构域的综合,即行为综合。
EDA技术实用教程习题答案——潘松黄继业
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EDA技术实用教程潘松黄继业第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系?答:利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现;FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC,或可编程ASIC。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC(片上系统)和ASIC设计,以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比,VHDL有什么特点?答:编译器将软件程序翻译成基于某种特定CPU的机器代码,这种代码仅限于这种CPU而不能移植,并且机器代码不代表硬件结构,更不能改变CPU的硬件结构,只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件,这种满足VHDL设计程序功能描述的电路结构,不依赖于任何特定硬件环境;具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中,具有明显的能动性和创造性,它不是机械的一一对应式的“翻译”,而是根据设计库、工艺库以及预先设置的各类约束条件,选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?什么是综合? 答:在电子设计领域中综合的概念可以表示为:将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答:(1)从自然语言转换到VHDL语言算法表示,即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level,RTL),即从行为域到结构域的综合,即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示,即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计),或转换到FPGA的配置网表文件,可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么?答:是核心地位(见图1-3)。
EDA技术实用教程课后习题答案(20210110132612)
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第一章1- 1 EDA技术与ASIC设计与FPGA开发有什么关系?答:利用EDA技术进行电子系统设计得最后目标就是完成专用集成电路ASIC得设计与实现;FPGA与CPLD就是实现这一途径得主流器件。
FPGA与CPLD通常也被称为可编程专用IC,或可编程ASIC o FPGA与CPLD得应用就是EDA技术有机融合软硬件电子设计技术、SoC(片上系统)与ASIC设计,以及对自动设计与自动实现最典型得诠释。
1- 2与软件描述语言相比,VHDL有什么特点? P6答:编译器将软件程序翻译成基于某种特定CPU得机器代码,这种代码仅限于这种CPU而不能移植,并且机器代码不代表硬件结构,更不能改变CPU得硬件结构,只能被动地为其特定得硬件电路结构所利用。
综合器将VHDL程序转化得目标就是底层得电路结构网表文件,这种满足VHDL设计程序功能描述得电路结构,不依赖于任何特定硬件环境;具有相对独立性。
综合器在将VHDL(硬件描述语言)表达得电路功能转化成具体得电路结构网表过程中,具有明显得能动性与创造性,它不就是机械得一一对应式得“翻译”,而就是根据设计库、工艺库以及预先设置得各类约束条件,选择最优得方式完成电路结构得设计。
1- 3什么就是综合?有哪些类型?综合在电子设计自动化中得地位就是什么?什么就是综合?答:在电子设计领域中综合得概念可以表示为:将用行为与功能层次表达得电子系统转换为低层次得便于具体实现得模块组合装配得过程。
有哪些类型?答:(1)从自然语言转换到VHDL语言算法表示,即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level,RTL),即从行为域到结构域得综合,即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)得表示,即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计),或转换到FPGA得配置网表文件,可称为版图综合或结构综合。
综合在电子设计自动化中得地位就是什么?答:就是核心地位(见图1- 3)。
EDA技术实用教程习题答案——潘松_黄继业
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EDA技术实用教程潘松黄继业第一章1-1 EDA技术与ASIC设计和FPGA开发有什么关系?答:利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC的设计和实现;FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC,或可编程ASIC。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC(片上系统)和ASIC设计,以及对自动设计与自动实现最典型的诠释。
1-2与软件描述语言相比,VHDL有什么特点?答:编译器将软件程序翻译成基于某种特定CPU的机器代码,这种代码仅限于这种CPU而不能移植,并且机器代码不代表硬件结构,更不能改变CPU的硬件结构,只能被动地为其特定的硬件电路结构所利用。
综合器将VHDL程序转化的目标是底层的电路结构网表文件,这种满足VHDL设计程序功能描述的电路结构,不依赖于任何特定硬件环境;具有相对独立性。
综合器在将VHDL(硬件描述语言)表达的电路功能转化成具体的电路结构网表过程中,具有明显的能动性和创造性,它不是机械的一一对应式的“翻译”,而是根据设计库、工艺库以及预先设置的各类约束条件,选择最优的方式完成电路结构的设计。
l-3什么是综合?有哪些类型?综合在电子设计自动化中的地位是什么?什么是综合? 答:在电子设计领域中综合的概念可以表示为:将用行为和功能层次表达的电子系统转换为低层次的便于具体实现的模块组合装配的过程。
有哪些类型?答:(1)从自然语言转换到VHDL语言算法表示,即自然语言综合。
(2)从算法表示转换到寄存器传输级(RegisterTransport Level,RTL),即从行为域到结构域的综合,即行为综合。
(3)从RTL级表示转换到逻辑门(包括触发器)的表示,即逻辑综合。
(4)从逻辑门表示转换到版图表示(ASIC设计),或转换到FPGA的配置网表文件,可称为版图综合或结构综合。
综合在电子设计自动化中的地位是什么?答:是核心地位(见图1-3)。
第EDA技术使用教程课后答案5章
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5.4 原理图输入设计方法
5. 将设计项目设置成工程和时序仿真
图5-46 加入本工程所有文件
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5.4 原理图输入设计方法
5. 将设计项目设置成工程和时序仿真
全加器工程f_adder的仿真波形 图5-47 全加器工程 的仿真波形
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5.4 原理图输入设计方法
5.4.2 应用宏模块的原理图设计 1. 计数器设计
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5.3 嵌入式逻辑分析仪使用方法
5.编译下载 启动SignalTap II进行采样与分析 6.启动SignalTap II进行采样与分析
下载cnt10.sof并准备启动 并准备启动SignalTap II 图5-39 下载 并准备启动
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5.3 嵌入式逻辑分析仪使用方法
启动SignalTap II进行采样与分析 6.启动SignalTap II进行采样与分析
图5-40 SignalTap II采样已被启动 采样已被启动
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5.3 嵌入式逻辑分析仪使用方法
II的其他设置和控制方法 7.SignalTap II的其他设置和控制方法
图5-41 SignalTap II数据窗设置后的信号波形 数据窗设置后的信号波形
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5.4 原理图输入设计方法
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5.2 引脚设置和下载
5.2.3 AS模式编程配置器件 模式编程配置器件
接口AS模式编程窗口 图5-29 ByteBlaster II接口 模式编程窗口 接口
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5.2 引脚设置和下载
5.2.4 JTAG间接模式编程配置器件 间接模式编程配置器件
eda技术实用教程verilog(第四版)前两章考试复习资料

第一章 EDA 基础知识1.EDA 技术概念答:利用EDA技术可以实现专用集成电路ASIC的设计和实现(FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC,或可编程ASIC。
FPGA和CPLD 的应用是EDA技术有机融合软硬件电子设计技术、SoC(片上系统)和ASIC设计,以及对自动设计与自动实现最典型的诠释。
)2. EDA 技术发展的 3 个阶段(CAD , CAE ,EDA)答:(1)20世纪70年代:CAD阶段-CAD概念已见雏形,人们开始利用计算机及取代手工劳动,辅助进行集成电路板图编辑、PCB(印制电路板)布局布线等工作。
(2)20世纪80年代:CAE阶段。
(3)20世纪90年代:EDA阶段。
3. EDA 技术实现目标答:利用EDA技术进行电子系统设计的最后目标是完成专用集成电路ASIC或印制电路板(PCB)的设计和实现(图1-1)。
4.EDA 技术实现目标的途径答:(1)可编程逻辑器件:;FPGA和CPLD是实现这一途径的主流器件。
FPGA和CPLD通常也被称为可编程专用IC,或可编程ASIC。
FPGA和CPLD的应用是EDA技术有机融合软硬件电子设计技术、SoC(片上系统)和ASIC设计,以及对自动设计与自动实现最典型的诠释。
(2)半定制或全定制ASICa:门阵列ASICb:标准单元ASIC(3)混合ASIC5.硬件描述语言答: VHDL、Verilog HDL、SystemVerilog、System C6. VERILOG HDL的发展过程(1)含义(2)创建时间答:1983年、创建公司:Gateway Design Automation(GDA)(3)特点:答:a:参照C语言的语法设立的(但与C有本质的区别)b:代码简明扼要,使用灵活,且语法规定不是很严谨,很容易上手。
c:具有很强的电路描述和建模能力。
7. VERILOG HDL 的设计方法,分为哪几个阶段答:8.自顶向下,自底向上方法比较答:自底向上:低效、低可靠性、费时费力、成本高昂。
EDA技术实用教程课后答案

S0、S1、S2、S3。
当且3-4给出1)首先设计xin3-3 给出一个4选1多路选择器的 VHDL 描述。
选通控制端有四个输入:仅当 S0=0 时:丫=A ; S 仁0 时:丫=B ; S2=0 时:丫=C ; S3=0 时:Y=D 。
--解:4选1多路选择器 VHDL 程序设计。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY mux41a ISPORT( A,B,C,D : IN STD_LOGIC;S0,S1,S2,S3 : IN STD_LOGIC;Y : OUT STD_LOGIC);END ENTITY mux41a;ARCHITECTURE one OF mux41a ISSIGNAL S0_3 : STD_LOGIC_VECTOR(3 DOWNTO 0); BEGINS0_3<=S0&S1&S2&S3; y<=A WHEN S0_3="0111" ELSEB WHEN S0_3="1011" ELSEC WHEN S0_3="1101" ELSED WHEN S0_3="1110" ELSE 'Z';END ARCHITECTURE one;1位全减器的VHDL 描述;最终实现8位全减器。
要求:1位半减器,然后用例化语句将它们连接起来,图4-20中h suber 是半减器,diff 是输出差a -(diff=x-y),s_out 是借位输出(s_out=1,x<y),sub_in 是借位输入f_ ou t c—图3-19 1位全加器--解(1.1):实现 1 位半减器 h_suber(diff=x-y ; s_out=1,x<y) LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL; ENTITY h_suber IS PORT(x,y: IN STD_LOGIC;diff,s_out: OUT STD_LOGIC);END ENTITY h_suber;ARCHITECTURE hs1 OF h_suber IS BEGINDiff <= x XOR (NOT y);yiny suO(2)以1位全减器为基本硬件是 x-y-sun_in=difft)。
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《EDA技术实用教程(第四版)》习题3 习题3-1 画出与以下实体描述对应的原理图符号元件:ENTITY buf3s IS --实体1:三态缓冲器PORT(input:IN STD_LOGIC; --输入端enable:IN STD_LOGIC; --使能端output:OUT STD_LOGIC); --输出端END buf3s ;ENTITY mux21 IS --实体2: 2选1多路选择器PORT(in0, in1,sel: IN STD_LOGIC;output:OUT STD_LOGIC);3-2 图3-16所示的是4选1多路选择器,试分别用IF_THEN语句和CASE语句的表达方式写出此电路的VHDL程序,选择控制信号s1和s0的数据类型为STD_LOGIC_VECTOR;当s1=’0’,s0=’0’;s1=’0’,s0=’1’;s1=’1’,s0=’0’和s1=’1’,s0=’1’时,分别执行y<=a、y<=b、y<=c、y<=d。
图3-16 4选1多路选择器--解1:用IF_THEN语句实现4选1多路选择器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;mux21in0outputin1selbuf3sinput outputenableENTITY mux41 ISPORT (a,b,c,d: IN STD_LOGIC;s0: IN STD_LOGIC;s1: IN STD_LOGIC;y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE if_mux41 OF mux41 ISSIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据BEGINs0s1<=s1&s0; --s1相并s0,即s1与s0并置操作PROCESS(s0s1,a,b,c,d)BEGINIF s0s1 = "00" THEN y <= a;ELSIF s0s1 = "01" THEN y <= b;ELSIF s0s1 = "10" THEN y <= c;ELSE y <= d;END IF;END PROCESS;END ARCHITECTURE if_mux41;--解2:用CASE语句实现4选1多路选择器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux41 ISPORT (a,b,c,d: IN STD_LOGIC;s0: IN STD_LOGIC;s1: IN STD_LOGIC;y: OUT STD_LOGIC);END ENTITY mux41;ARCHITECTURE case_mux41 OF mux41 ISSIGNAL s0s1 : STD_LOGIC_VECTOR(1 DOWNTO 0);--定义标准逻辑位矢量数据类型BEGINs0s1<=s1&s0; --s1相并s0,即s1与s0并置操作PROCESS(s0s1,a,b,c,d)BEGINCASE s0s1 IS --类似于真值表的case语句WHEN "00" => y <= a;WHEN "01" => y <= b;WHEN "10" => y <= c;WHEN "11" => y <= d;WHEN OTHERS =>NULL ;END CASE;END PROCESS;END ARCHITECTURE case_mux41;3-3 图3-17所示的是双2选1多路选择器构成的电路MUXK,对于其中MUX21A,当s=’0’和s=’1’时,分别有y<=‘a’和y<=’b’。
试在一个结构体中用两个进程来表达此电路,每个进程中用CASE语句描述一个2选1多路选择器MUX21A。
图3-17 含2选1多路选择器的模块--解:用CASE语句实现图4-18所示的是双2选1多路选择器构成的电路LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY mux31 ISPORT(a1,a2,a3,s0,s1: IN STD_LOGIC;outy:OUT STD_LOGIC);END ENTITY mux31;ARCHITECTURE case_mux31 OF mux31 ISSIGNAL y : STD_LOGIC;BEGINu1: PROCESS(s0,a1,a2,a3)BEGINCASE s0 IS --类似于真值表的case语句WHEN '0' => y <= a2;WHEN '1' => y <= a3;WHEN OTHERS =>NULL ;END CASE;END PROCESS;u2: PROCESS(s1,a1,a2,a3,y)BEGINCASE s1 IS --类似于真值表的case语句WHEN '0' => outy <= a1;WHEN '1' => outy <= y;WHEN OTHERS =>NULL ;END CASE;END PROCESS;END ARCHITECTURE case_mux31;3-4将例3-20程序的计数器改为十二进制计数器,程序用例3-21的方式表述,并且将复位RST改为同步清零控制,加载信号LOAD改为异步控制方式。
讨论例3-20与例3-21的异同点。
--解:十二进制计数器VHDL程序设计。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CNT12 ISPORT(CLK,RST,EN,LOAD : IN STD_LOGIC;DATA : IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位预置数DOUT : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--计数值输出COUT : OUT STD_LOGIC); --计数进位输出END CNT12;ARCHITECTURE behav OF CNT12 ISSIGNAL Q : STD_LOGIC_VECTOR(3 DOWNTO 0);BEGINREG: PROCESS(CLK,RST,EN,LOAD,Q)BEGINIF LOAD='0' THEN Q<=DATA; --允许加载ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿IF RST='0' THEN Q<=(OTHERS =>'0'); --计数器异步复位ELSEIF EN='1' THEN --检测是否允许计数或加载(同步使能)IF LOAD='0' THEN Q<=DATA; --允许加载ELSEIF Q<12 THEN Q<=Q+1; --允许计数,检测是否小于9ELSE Q<=(OTHERS=>'0'); --大于等于9时,计数值清零END IF;END IF;END IF;END IF;END IF;END PROCESS;COM: PROCESS(Q)BEGINIF Q=12 THEN COUT<='1'; --计数大于9,输出进位信号ELSE COUT<='0';END IF;DOUT<=Q; --将计数值向端口输出END PROCESS;END behav;3-5 设计含有异步清零和计数使能的16位二进制加减可控计数器。
--解:用VHDL实现含有异步清零和计数使能的16位二进制加减可控计数器。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADD_SUB_16 ISPORT (CLK,RST,ADD_EN,SUB_EN: IN STD_LOGIC;CQ : OUT STD_LOGIC_VECTOR(15 DOWNTO 0) ;COUT: OUT STD_LOGIC);END ENTITY ADD_SUB_16;ARCHITECTURE A_S_16 OF ADD_SUB_16 ISBEGINPROCESS(CLK,RST,ADD_EN,SUB_EN)V ARIABLE CQI: STD_LOGIC_VECTOR(15 DOWNTO 0);BEGINIF RST = '1' THEN CQI:=(OTHERS => '0');--计数器异步复位ELSIF CLK'EVENT AND CLK='1' THEN --检测时钟上升沿IF ADD_EN='1'THEN --检测是否允许计数(同步他能)IF CQI<16#FFFF# THEN CQI:=CQI+1; --允许计数,检测是否小于65535ELSE CQI:=(OTHERS => '0'); --大于65535,计数值清零END IF;IF CQI=16#FFFF# THEN COUT<='1'; --计数大于9,输出进位信号ELSE COUT <= '0';END IF;END IF;IF SUB_EN='1'THEN --检测是否允许计数(同步他能)IF CQI>0 THEN CQI:=CQI-1; --允许计数,检测是否小于65535ELSE CQI:=(OTHERS => '1'); --大于65535,计数值清零END IF;IF CQI=0 THEN COUT<='1'; --计数大于9,输出进位信号ELSE COUT <= '0';END IF;END IF;END IF;CQ<=CQI; --将计数值向端口输出END PROCESS;END ARCHITECTURE A_S_16;3-6 图3-18是一个含有上升沿触发的D触发器的时序电路(sxdl),试写出此电路的VHDL 设计文件。