第4讲—设计的具体内容(简单模型机设计)

d6 I6
FD11
D0 Q0 q6
d5 I5 d4 I4 d3 D0 D0
D0 Q0
q5
FD11
Q0
q4
FD11
Q0 I3
q3
FD11
d2
D0
Q0 I2 d1 D0
q2
FD11
Q0 I1 d0 cp
FD11
q1
FD11
附图5 不带复位的八位寄存器逻辑图
D0
Q0
q0
带复位的寄存器
结构中MAR地址寄存器是一个带复位的寄存器，
30↓ R0 +R1 →R1 ↓ PC → MAR ↓ JP
40↓ R0→ MAR ↓ R1→ RAM ↓ PC → MAR ↓ JP
（5）编制微程序
根据指令流程和微指令格式就可以开始编制
微程序。 指令流程中每一个流程对应一条微指令，结 合总体结构框图5-10，写出这个流程所对应 的数据通路的控制命令。 例RAM→IR所需的控制命令是MA， ， CPIR并在表3-1中的相应位置填写上“1”， 不需要的命令填写“0”。 另外每一条微指令都要确定下条微指令地址 的生成方式。
CPR1
CPPC
CPIR
CPMAR
18-11(I/O)

A B
R0
R1
REST
PC
IR
REST
MAR7-0
#3
RD WR
RAM
33-26(I/O)
RB MA RA PB
10-3(I/O)
MD
附图3
I2 A B C I5 I3 I1 SI
一位加法器逻辑图
a1
z3
a0
z2
z1 I4 CO z0
a7 b7 co I47 a6 b6 s5 s4 I46 a5 b5 I45 a4 b4 A B C ADD SI CO I44 A B C SI CO ADD A B C SI CO s6 ADD s7 A B C SI CO
存储器容量为256×8，基本字长定为8位
指令格式
指令格式可有单字长指令和双字长指令两种 在双字长格式中，第二字节一般定义为操作数或
操作数地址。
基本字长 8位
指令格式
指令类型
7 4 操作码OP
3 2 源操作数
1 0 目的操作数
模型机有单操数指令、双操作数指令和无操作数
指令。 操作码OP共4位，最多可定义16条指令。
4、微程序编写
编写程序
MOV1
MOV2 ADD MOV3
05#，R0 01#，R1 R0， R1 R1，（R0）
（2）操作码二进制代码
MOV1：0001
MOV2：0010 ADD ： 0011 MOV3：0100
基本字长 8位
指令格式
百度文库
7 4 操作码OP
3 2 源操作数
微指令字长16位即



0 0 1 1
0 1 0 1
备用 RA MA 备用
2-4 译码 器， 互斥
B选择器控制：


μIR13·μIR12
0 0 1 1 0 1 0 1 备用 PB RB 备用
2-4 译码 器， 互斥

输出分配：

μIR11·μIR10·μIR9
0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 备用 CPR0 CPR1 CPPC CPIR CPMAR 备用 备用
第4讲—课程设计的具体内容
简单模型机的设计
软件学院 张瑞华
模 型 机 设 计 步 骤
拟定指令系统
确定总体结构
逻辑设计 确定控制方式 编制指令流程 编制微程序 调试
5.2.1 拟定指令系统
拟定指令系统将涉及到基本字长、指令格式
、指令种类、寻址方式等内容。这些内容的 确定又和总体结构密切相关。 基本字长

P
P
微程序控制器时序
P脉冲的低电平用做控制存储器读命令μRD P脉冲的上升边沿将读出的微指令送 μIR 脉冲的上升边沿将形成的后继地址送微程序计数器 μPC，同时将运算结果（总线的数据）送指定的寄存 器。
3、微指令格式
μIR15～ μIR0。 （1）微指令字段定义 A选择器控制： μIR15· μ IR14
5.2.3 逻辑设计
总体结构中，虚线框内的RAM是1032E之外
预先配置好的。 加法器的逻辑设计
如附图2所示，模型机中的加法器是由八个一位
全加器构成，全加器之间采用简单的串行进位。 全加器逻辑原理如附图3所示。
输出为 s0 、 s1 、 s2 、 s3 、 s4 、 s5、s6、s7
CPR0
1 0 目的操作数
源操作数字段寻址方式
目的操作数寻址方式

00 01 10 11
R0 （R0） I D
00 R1 01 （R1） 10 I 11 D
程序代码：
地址 0 2 4
5
代码 0001 10 00 0010 10 00 0011 00 00 0100 00 01
附图7 后继微地址形成逻辑
功能：多路选择器
当JP=1，QJP=0时 Y7Y6Y5Y4Y3Y2Y1Y0 = μIR15 μIR14 μIR13 μIR12 μIR11 μIR10 μIR9 μIR8
当JP=0，QJP=1时
Y7Y6Y5Y4Y3Y2Y1Y0 = IR7 IR6 IR5 IR4 0000
确定总体结构
CPR0 CPR1 CPPC CPIR CPMAR
18-11(I/O)

A B
R0
R1
REST
PC
IR
REST
MAR7-0
#3
RD WR
RAM
33-26(I/O)
RB MA RA PB
10-3(I/O)
MD
微程序控制器的结构
如图4-4所示，主要由控制存储器ROM2#、
ROM1#、微指令寄存器 IR15-8、 IR7-0构成。 L15-8、L7-0用于显示微指令寄存器 IR的内容，便 于观察。
P
LD
JP QJP
微地址形成 部件
操作吗IR8-5 微指令µIR15-8
当LD＝1时，微程序计数 μPC执行加1操作。 当LD＝0时且JP＝1时，无条件转移。 后继地址形成部件 当LD＝0时且QJP＝1时，按操作码转移。 是多路选择器
附图9，图 1 中 的 COUNTERC
附图 7 后继地 址形成电路， 图1中CONTROL

（2）微命令形成逻辑
微命令形成逻辑电路如图5-12所示。
图中二—四译码器逻辑原理如附图3所示。 三—八译码器逻辑原理如附图8所示。

（3）后继微地址产生逻辑
为简单起见只选三种后继 微地址生成方式
即增量方式、无条件转移 方式、按操作码转移方式。 其结构框图如图5-13所示。
µPC
选择器的设计
选择器A和选择器B的结构形式一样，如附图4所
示. 在控制电位EN0和EN1的控制下，分别选择R0的 或R1的数据通过选择器，进入加法器。EN0和 EN1是互斥的，高电平有效。 A选择器的EN0、EN1分别接MA、RA； B选择器的EN0、EN1分别接PB、RB；
附图4 选择器设计
地址 1 3
内容 0000 0101 0000 0001
（3）微程序入口（十六进制代码）
取指令入口：00H MOV1入口：10H MOV2入口：20H ADD 入口：30H
MOV3入口：40H



（4）指令执行流程 00 ↓ RAM → IR ↓ PC+1→PC 10↓ 20↓ PC → MAR PC → MAR ↓ ↓ PC+1→PC PC+1→PC ↓ ↓ RAM → R0 RAM → R1 ↓ ↓ PC →MAR PC → MAR ↓ ↓ JP JP
选择器的设置
连入A选择器的数据来源是RAM的读出数据和R0
寄存器的数据。 连入B选择器的数据来源是PC的数据和R1的数据 。
数据通路 模型机的数据通路是以总线为基础,以CPU为核
心构成的。
取指令:

MA CPIR
RAM → 选择器A →∑ → Bus → IR
送指令地址

PB
3、寄存器的设计
不带复位的寄存器
结构中R0、R1通用寄存器，可存放操作数或结果
、中间结果，每个寄存器均由8个D触发器构成。 在CPRi的作用下接收总线的数据送入寄存器，输 出连入选择器。 结构如附图5所示。 指令寄存器IR其结构同通用寄存器。
I8 d7 I7
FD11
D0 Q0 q7
用以CPU为中心的总线连接方式。 加法器的输出通过总线BUS连接到所有寄存器和 存储器的输入端，除指令寄存器IR和地址寄存器 MAR的输出端外，其它部件的输出端分别送入选 择器A和选择器B。 连线图如附图1所示。
5.2.4确定控制方式
控制命令是确定信息的流向，不同的数据通
路需要不同的控制命令。 图5-10中，涉及到了许多控制命令例如CPR0 、CPMAR、MA、RB、 等等，这些命令如 何产生？ 通常有两种方式，即组合逻辑方式和微程序 方式，模型机采用微程序方式。 微程序的执行方式采用增量、垂直方式。
带复位是指当有复位信号时，MAR清零。 逻辑图如附图6所示。
程序计数器的设计
程序计数器结构如附图6所示。PC加1是通过加
法器实现的。 复位信号RET 的作用是有复位信号时，计数器 PC清零。
I8 d7 CD I7 d6 CD I6 d5 CD I5 d4 D0
FD21 FD21 FD21
微代码：
微操作 RAM-〉IR PC+1->PC QJP PC->MAR PC+1->PC RAM->R0 PC->MAR JP PC->MAR PC+1->PC RAM->R1 PC->MAR JP R0+R1->R1 PC->MAR JP R0->MAR R1->MAR PC->MAR JP 微地址 00 01 02 10 11 12 13 14 20 21 22 23 14 30 31 32 40 41 42 14 µ IR 15µ IR 14 µ IR 13µ IR 12 µIR 11µIR 10µIR 9 A选择 B选择 输出分配 10 00 100 00 01 011 00 00 000 00 00 10 00 00 00 00 10 00 00 01 00 00 01 00 00 00 01 01 00 01 00 01 01 00 01 00 10 01 00 00 10 01 00 101 011 001 101 000 101 011 010 101 000 010 101 000 101 000 101 000 µIR 8 µIR 7µIR 6 µIR 5µIR 4 µIR 3µIR 2µIR 1µIR 0 十六进制代码 C0 RD WR 转移方式 ROM#2 ROM#1 0 00 10 0 001 88 21 1 00 00 0 001 17 01 0 00 00 0 011 00 03 0 1 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 00 10 00 00 00 00 10 00 00 00 00 00 00 01 00 00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 001 001 001 001 010 001 001 001 001 010 001 001 010 001 001 001 010 1A 17 82 1A 00 1A 17 84 1A 00 64 1A 00 4A 20 1A 00 01 01 21 01 02 01 01 21 01 02 01 01 02 01 11 01 02
CPMAR
PC → 选择器B →∑ → Bus → MAR
指令计数器＋1

PB
c0
cppc
PC → 选择器B → ∑→ Bus → PC
R 0→ R 1

RA
CPR1
R0 → 选择器A →∑ → Bus → R1
R1→RAM

RB
WR
R1 → 选择器B →∑ → Bus → RAM
寻址方式
由于指令较短、操作数字段仅两位
举一个简单的例子：
源操作数字段寻址方式
目的操作数寻址方式



00 01 10 11
R0 （R0） I D
00 R1 01 （R1） 10 I 11 D
5.2.2 确定总体结构
CPR0 CPR1 CPPC CPIR CPMAR
18-11(I/O)

A B
R0
R1
REST
PC
IR
REST
MAR7-0
#3
RD WR
RAM
33-26(I/O)
RB MA RA PB
10-3(I/O)
MD
寄存器组的设置
R0、R1为通用寄存器，8位。 IR为指令寄存器，8位。 PC程序计数器，8位。 MAR为地址寄存器，8位。
加法器的设置
为简化设计，采用为8位带串行进位并行加法器
3-8 译码 器， 互斥


低位进位控制：

μIR8
0 1 1 0 C0＝0 C0＝1 0 1 RD WR
存储器读写控制：

μIR5·μIR4

后继微地址形成方式： 3-8 译 码 μIR2· μIR1·μIR0 器，互 0 0 0 备用 斥 0 0 1 μ PC＋1 顺序执行 0 1 0 JP无条件转移，地址由 IR15-8提供。 0 1 1 QJP高四位按操码转移，低4位为0。 1 0 0 YJP给定高4位低4位按源寻址方式转移。 1 0 1 MJP给定高4位低4位按目寻址方式转移。 1 1 0 备用 1 1 1 备用
D0 Q0 q7
D0 Q0 q6
D0 Q0
q5
Q0 CD
q4
I4 d3 D0
FD21
Q0 CD I3
FD21
q3
d2
D0
Q0 CD I2 d1 D0
FD21
q2
Q0 CD I1 d0 cp CD re
FD21 FD21
q1
附图6 带复位的八位寄存器逻辑图
D0
Q0
q0
部件之间的连接
由系统结构图5-10可看出，部件之间的连接是采
ADD
a3 b3
ADD A B C SI CO I43
a2 b2
ADD A B C SI CO I42 a1 b1 ADD A B C SI CO I41 a0 b0 ci ADD A B C SI CO I40
s3 s2 s1 s0
附图3 8位串行进位并行加法器
a7a6…a0接A选择器的输出，b7b6…b0接B选择器的输出