第4章 集成电路制造工艺
半导体集成电路第4章-版图设计与举例
5、电阻最小条宽的选取
综上所述，电阻最小线条宽度
a、受版图设计规则限制; b、受功耗的限制; c、受电阻精度的限制 。
版图设计的一般程序
一、电路的模拟实验及理论分析
工作的目的：
1、了解电路的工作原理。
2、得到电路的静态工作点及支路电流。 3、了解电路中每个元件的参数（包括寄生效应） 对电路的静态参数和瞬态参数的影响。 4、了解电路的温度特性。
二、工艺设计 工作的任务： 1、充分了解生产厂家的工艺水平。 制版与光刻 封装及管壳 的生产工艺。 外延与扩散 集成度与成品率
目的：实现电路中各个元件的电隔离
规则：
1、集电极等电位的NPN管可共用一个隔离区（基极 等电位的PNP管可共用一个隔离区）
2、二极管按晶体管原则处理。
3、原则上，所有硼扩散电阻可共用同一隔离区。
4、当集电极电位高于硼扩散电阻的电位时，晶体管
与电阻可置于同一隔离区。 5、在不违反上述规则的前提下，划分隔离区可以灵 活掌握，以便于排版与布线。
2、根据实际工艺水平及电路需要，选择一套适当 3、确定每一套工序的工艺要求。
三、确定版图设计的基本尺寸和规则
任务：根据实际工艺水平，确定最小线条
宽度，最小套刻间距及其它最小尺寸。 四、元件设计 根据电路对元件的要求，如（耐压、电流 容量、频率特性等）以及基本尺寸，确定每个 元件的图形及尺寸。
五、划分隔离区
二、电流容量 晶体管存在发射极电流集边效应，使最 大电流受有效发射极周长的影响。
I E max aI E eff
数字电路中： a一般取 0.16~0.40mA/um 模拟电路中： a一般取0.04~0.16mA/um LE-EFF通常取正对基区接触孔的发射极 边沿。
集成电路设计与制造技术作业指导书
集成电路设计与制造技术作业指导书第1章集成电路设计基础 (3)1.1 集成电路概述 (3)1.1.1 集成电路的定义与分类 (3)1.1.2 集成电路的发展历程 (3)1.2 集成电路设计流程 (4)1.2.1 设计需求分析 (4)1.2.2 设计方案制定 (4)1.2.3 电路设计与仿真 (4)1.2.4 布局与布线 (4)1.2.5 版图绘制与验证 (4)1.2.6 生产与测试 (4)1.3 设计规范与工艺限制 (4)1.3.1 设计规范 (4)1.3.2 工艺限制 (4)第2章基本晶体管与MOSFET理论 (5)2.1 双极型晶体管 (5)2.1.1 结构与工作原理 (5)2.1.2 基本特性 (5)2.1.3 基本应用 (5)2.2 MOSFET晶体管 (5)2.2.1 结构与工作原理 (5)2.2.2 基本特性 (5)2.2.3 基本应用 (5)2.3 晶体管的小信号模型 (5)2.3.1 BJT小信号模型 (6)2.3.2 MOSFET小信号模型 (6)2.3.3 小信号模型的应用 (6)第3章数字集成电路设计 (6)3.1 逻辑门设计 (6)3.1.1 基本逻辑门 (6)3.1.2 复合逻辑门 (6)3.1.3 传输门 (6)3.2 组合逻辑电路设计 (6)3.2.1 组合逻辑电路概述 (6)3.2.2 编码器与译码器 (6)3.2.3 多路选择器与多路分配器 (6)3.2.4 算术逻辑单元（ALU） (7)3.3 时序逻辑电路设计 (7)3.3.1 时序逻辑电路概述 (7)3.3.2 触发器 (7)3.3.3 计数器 (7)3.3.5 数字时钟管理电路 (7)第4章集成电路模拟设计 (7)4.1 放大器设计 (7)4.1.1 放大器原理 (7)4.1.2 放大器电路拓扑 (7)4.1.3 放大器设计方法 (8)4.1.4 放大器设计实例 (8)4.2 滤波器设计 (8)4.2.1 滤波器原理 (8)4.2.2 滤波器电路拓扑 (8)4.2.3 滤波器设计方法 (8)4.2.4 滤波器设计实例 (8)4.3 模拟集成电路设计实例 (8)4.3.1 集成运算放大器设计 (8)4.3.2 集成电压比较器设计 (8)4.3.3 集成模拟开关设计 (8)4.3.4 集成模拟信号处理电路设计 (8)第5章集成电路制造工艺 (9)5.1 制造工艺概述 (9)5.2 光刻工艺 (9)5.3 蚀刻工艺与清洗技术 (9)第6章硅衬底制备技术 (10)6.1 硅材料的制备 (10)6.1.1 硅的提取与净化 (10)6.1.2 高纯硅的制备 (10)6.2 外延生长技术 (10)6.2.1 外延生长原理 (10)6.2.2 外延生长设备与工艺 (10)6.2.3 外延生长硅衬底的应用 (10)6.3 硅片加工技术 (10)6.3.1 硅片切割技术 (10)6.3.2 硅片研磨与抛光技术 (10)6.3.3 硅片清洗与检验 (10)6.3.4 硅片加工技术的发展趋势 (11)第7章集成电路中的互连技术 (11)7.1 金属互连 (11)7.1.1 金属互连的基本原理 (11)7.1.2 金属互连的制备工艺 (11)7.1.3 金属互连的功能评价 (11)7.2 多层互连技术 (11)7.2.1 多层互连的原理与结构 (11)7.2.2 多层互连的制备工艺 (11)7.2.3 多层互连技术的挑战与发展 (11)7.3.1 铜互连技术 (12)7.3.2 低电阻率金属互连技术 (12)7.3.3 低电阻互连技术的发展趋势 (12)第8章集成电路封装与测试 (12)8.1 封装技术概述 (12)8.1.1 封装技术发展 (12)8.1.2 封装技术分类 (12)8.2 常见封装类型 (12)8.2.1 DIP封装 (12)8.2.2 QFP封装 (13)8.2.3 BGA封装 (13)8.3 集成电路测试方法 (13)8.3.1 功能测试 (13)8.3.2 参数测试 (13)8.3.3 可靠性测试 (13)8.3.4 系统级测试 (13)第9章集成电路可靠性分析 (13)9.1 失效机制 (13)9.2 热可靠性分析 (14)9.3 电可靠性分析 (14)第10章集成电路发展趋势与展望 (14)10.1 先进工艺技术 (14)10.2 封装技术的创新与发展 (14)10.3 集成电路设计方法学的进展 (15)10.4 未来集成电路的发展趋势与挑战 (15)第1章集成电路设计基础1.1 集成电路概述1.1.1 集成电路的定义与分类集成电路（Integrated Circuit，IC）是指在一个半导体衬底上，采用一定的工艺技术，将一个或多个电子电路的组成部分集成在一起，以实现电子器件和电路的功能。
集成电路制造工艺第4章
1.什么是半导体制造中的玷污？玷污是指半导体制造过程中引入半导体硅片的任何危害微芯片成品率及电学性能的不希望有的物质。
2.说明净化间的主要玷污。
颗粒金属杂质有机物玷污自然氧化层静电释放（ESD）3.什么是有机玷污？有机物玷污是指那些包含碳的物质,几乎总是同碳自身及氢结合在一起,有时也和其他元素结合在一起。
有机物玷污的一些来源包括细菌、润滑剂、蒸汽、清洁剂、溶剂和潮气。
现在用于硅片加工的设备用不需要润滑剂的组件来设计，例如，无油润滑泵和轴承等。
4.什么是自然氧化层？自然氧化层会引起哪些问题？如果暴露于室温下的空气或含溶解氧的去离子水中，硅片的表面将被氧化，这一薄氧化层称为自然氧化层。
自然氧化层将妨碍其他工艺步骤，如硅片上单晶薄膜的生长和超薄氧化层的生长。
自然氧化层也包含了某些杂质，他们可以向硅中转移并形成电学缺陷。
自然氧化层引起的另一个问题在于金属导体的接触区。
接触使得互连线和半导体器件的源区及漏区保持电学连接，如果有自然氧化层存在，将增加接触电阻，减少甚者可能阻止电流流过。
5.解释静电释放。
静电释放(ESD)也是一种形式的玷污,因为它是静电荷从一个物体向另一物体未经控制地转移,可能损坏微芯片。
ESD产生于两种不同静电势的材料接触或摩擦，带过剩余电荷的原子被向相邻的带正电荷的原子吸引了。
6.解释空气质量净化级别。
净化级标定了净化间的空气质量级别，它是由净化室空气中的颗粒尺寸和密度表征的。
这一数字描绘了要如何控制颗粒以减少颗粒玷污。
净化级别起源于美国联邦标准209，209E。
净化间级别仅用颗粒来说明，例如1级净化间，则只接受1个0.5μm的颗粒。
这意味着每立方英尺中尺寸等于或大于0.5 μm的颗粒最多允许1个。
对于尺寸不同于0.5 μm的颗粒，净化间级别应该表达为具体颗粒尺寸的净化级别。
例如：10级0.2 μm和10级0.1 μm。
7.硅片清洗的主要工艺是什么工艺？化学湿法清洗8.什么是RCA清洗工艺？是由美国无线电公司（RCA）的W．Kern和D．Puotinen于1970年提出的，主要由过氧化氢和碱组成的1号标准清洗液（SC-1）以及由过氧化氢和酸组成的2号标准清洗液（SC-2）进行一系列有序的清洗。
集成电路制造工艺流程
P N+ N-P+
23
1.1.1 工艺流程（续5） 蒸镀金属 反刻金属
P P+ N+ N- P+
P-Sub
2021/1/7 韩良
P N+ N-P+
24
1.1.1 工艺流程（续6） 钝化 光刻钝化窗口后工序
P P+ N+ N- P+
P-Sub
2021/1/7 韩良
P N+ N-P+
25
1.1.2 光刻掩膜版汇总
N–-epi
钝化层
SiO2
P+
P-Sub 2021/1/7 韩良
N+埋层 27
EB C
N+ P
N+
N–-epi
P+
1.1.4 埋层的作用
1.减小串联电阻（集成电路中的各个电极均从 上表面引出，外延层电阻率较大且路径较长。 2.减小寄生pnp晶体管的影响（第二章介绍）
光P+刻胶
SiO2
EB C
N+ P
计公司。
2021/1/7
2
韩良
引言
2. 代客户加工（代工）方式
➢ 芯片设计单位和工艺制造单位的分离，即芯片设计单位可以不拥有生产线而存在和发 展，而芯片制造单位致力于工艺实现，即代客户加工（简称代工）方式。
➢ 代工方式已成为集成电路技术发展的一个重要特征。
2021/1/7
3
韩良
引言
3. PDK文件
2021/1/7
5
韩良
引言
5. 掩模与流片
➢ 代工单位根据设计单位提供的GDS-Ⅱ格式的版图 数据，首先制作掩模（Mask），将版图数据定义 的图形固化到铬板等材料的一套掩模上。
集成电路制造工艺
集成电路制造工艺第1章绪论1.1 课题背景在过去的的几十年里，一个以计算机、互联网、无线通信和全球定位系统为组成部分的信息社会逐渐形成。
这个信息社会的核心部分是由众多内建于系统中的细小集成电路（IC）芯片支持和构成的。
集成电路广泛应用于生活中的各个领域—诸如消费类产品、家庭用品、汽车、信息技术、电信、媒体、军事和空间应用。
结合纳米技术，持续不断的研究和开发即将使得集成电路更小和更强有力。
在可见的未来，计算机的尺寸将缩小到指甲盖大小，达到集成电路在尺寸、速度、价格及功耗方面实际可能的极限。
1.2 集成电路制造工艺发展概况随着硅平面工艺技术的不断完善和发展，到1958年，诞生了第一块集成电路，也就是小规模集成电路（SSL）；到了20世纪60年代中期，出现了中规模集成电路（MSL）；20世纪70年代前期，出现了大规模集成电路（LSL）；20世纪70年代后期又出现了超大规模集成电路（VLSL）；到了20世纪90年代就出现了特大规模集成电路（ULSL）。
集成电路的制造工艺流程十分复杂，而且不同的种类、不同的功能、不同的结构的集成电路，其制造工艺的流程也不一样。
人们常常以最小线宽（特征尺寸）、硅晶圆片的直径和动态随机存取存储器（DRAM）的容量，来评价集成电路制造工艺的发展水平。
在表1-1中列出了从1995年到2010年集成电路的发展情况和展望。
表1-1 集成电路的发展情况和展望年代1995 1998 2001 2004 2007 2010 特征尺寸/um 0.35 0.25 0.18 0.13 0.09 0.065DRAM容量/bit 64M 256M 1G 4G 16G 64G微处理器尺寸/mm²250 300 360 430 520 620DRAM尺寸/mm²190 280 420 640 960 1400 逻辑电路晶体管密度（晶体管数）/个4M 7M 13M 25M 50M 90M 高速缓冲器/（bit/cm²）2M 6M 20M 50M 100M 300M最大硅晶圆片直径/mm 200 200 300 300 400 400第2章半导体集成电路制造工艺流程2.1 概括本章以大量精美的图片、图表及具体详实的数据详细描述了集成电路制造的全过程。
微电子学概论复习题及答案(详细版)
第一章 绪论1．画出集成电路设计与制造的主要流程框架。
2．集成电路分类情况如何？⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎪⎪⎪⎪⎪⎪⎩⎪⎪⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎪⎪⎪⎩⎪⎪⎪⎪⎨⎧⎩⎨⎧⎪⎩⎪⎨⎧按应用领域分类数字模拟混合电路非线性电路线性电路模拟电路时序逻辑电路组合逻辑电路数字电路按功能分类GSI ULSI VLSI LSI MSI SSI 按规模分类薄膜混合集成电路厚膜混合集成电路混合集成电路B iCMOS B iMOS 型B iMOS CMOS NMOS PMOS 型MOS双极型单片集成电路按结构分类集成电路3．微电子学的特点是什么？微电子学：电子学的一门分支学科微电子学以实现电路和系统的集成为目的，故实用性极强。
微电子学中的空间尺度通常是以微米(m, 1m ＝10－6m)和纳米(nm, 1nm = 10-9m)为单位的。
微电子学是信息领域的重要基础学科微电子学是一门综合性很强的边缘学科涉及了固体物理学、量子力学、热力学与统计物理学、材料科学、电子线路、信号处理、计算机辅助设计、测试与加工、图论、化学等多个学科微电子学是一门发展极为迅速的学科，高集成度、低功耗、高性能、高可靠性是微电子学发展的方向微电子学的渗透性极强，它可以是与其他学科结合而诞生出一系列新的交叉学科，例如微机电系统(MEMS)、生物芯片等4．列举出你见到的、想到的不同类型的集成电路及其主要作用。
集成电路按用途可分为电视机用集成电路、音响用集成电路、影碟机用集成电路、录像机用集成电路、电脑（微机）用集成电路、电子琴用集成电路、通信用集成电路、照相机用集成电路、遥控集成电路、语言集成电路、报警器用集成电路及各种专用集成电路。
5．用你自己的话解释微电子学、集成电路的概念。
集成电路（integrated circuit）是一种微型电子器件或部件。
半导体集成电路复习题及答案
第8章动态逻辑电路填空题对于一般的动态逻辑电路，逻辑部分由输出低电平的网组成，输出信号与电源之间插入了栅控制1、极为时钟信号的 ,逻辑网与地之间插入了栅控制极为时钟信号的。
【答案：NMOS, PMOS, NOMS】对于一个级联的多米诺逻辑电路，在评估阶段：对PDN网只允许有跳变，对 PUN网只允许有跳变，2、PDN与PDN相连或PUN与PUN相连时中间应接入。
【答案：】解答题从逻辑功能，电路规模，速度3方面分析下面2电路的相同点和不同点。
从而说明CMOS动态组合逻辑1、电路的特点。
【答案：】图A是CMOS静态逻辑电路。
图B是CMOS动态逻辑电路。
2电路完成的均是NAND的逻辑功能。
图B的逻辑部分电路使用了2个MOS管，图A使用了4个MOS管，由此可以看出动态组合逻辑电路的规模为静态电路的一半。
图B的逻辑功能部分全部使用NMOS管，图A即使用NMOS也使用PMOS，由于NMOS的速度高于PMOS，说明动态组合逻辑电路的速度高于静态电路。
2、分析下面的电路，指出它完成的逻辑功能，说明它和一般动态组合逻辑电路的不同,说明其特点。
【答案：】该电路可以完成OUT=AB的与逻辑。
与一般动态组合逻辑电路相比，它增加了一个MOS管M kp,这个MOS 管起到了电荷保持电路的作用，解决了一般动态组合逻辑电路存在的电荷泄漏的问题。
3、分析下列电路的工作原理，画出输出端OUT的波形。
【答案：】答案：4、结合下面电路，说明动态组合逻辑电路的工作原理。
【答案：】动态组合逻辑电路由输出信号与电源之间插入的时钟信号PMOS,NMOS逻辑网和逻辑网与地之间插入的时钟信号NMOS组成。
当时钟信号为低电平时，PMOS导通，OUT被拉置高电平。
此时电路处于预充电阶段。
当时钟信号为低电平时，PMOS截至，电路与V DD的直接通路被切断。
这时NOMS导通，当逻辑网处于特定逻辑时，电路输出OUT被接到地，输出低电平。
否则，输出OUT仍保持原状态高电平不变。
厚薄膜混合集成电路课件-4-5-6厚膜工艺
※ 4.1.7 低温共烧陶瓷（LTCC）
表4-3 低温共烧LTCC超过其他厚膜工艺的优点
超过HTCC的优点
较低的烧成温度（850-950℃对12001500℃）
标准的良好的烧成环境（空气对氢/氮气） 使用低电阻率的导体的能力（金、银和 铜对钨或钼） 不需要电镀
能共烧和集成无源元件（电阻、电容、 电感器）
※ 4.1.1 丝网印刷
丝网印刷所产生 的图形取决于使 用正的或负的原 图和已在丝网上 正的或负的光敏 乳胶
※4.1.1 丝网印刷
影响厚膜电路质量的因素
丝
流厚
网
性膜
本
和浆
身
流料
的
动的
质
性液
量
※4.1.1 丝网印刷
➢丝网是由贴到网框上的拉紧的网布，再加上光敏乳胶。 ➢丝网的目数：每英寸长的丝网布中的开口孔数，它决定了导体和电阻的 尺寸及它们的公差，导线之间的间隔和孔的尺寸。
气保护炉内烧成。 允许使用金、银等高导电率的导体浆料，适用于高速电路，如RF
电路； 无源器件能与陶瓷共烧，埋入单片结构中。 2）通过用LTCC将互连基片、封装和引线一体化的设计方法，能产生非常 扁薄的封装 3） 可产生复杂形状或三维电子线路和封装。
用LTCC工艺生产部件有如下缺点： 由于有高的玻璃含量（50%或更大），所以热传导率非常低（2-3 W/m∙K） 较低的结构强度，原因仍是由于高的玻璃含量； 当烧成时瓷带收缩。
低的介电常数
CTE与硅器件更匹配
更好的尺寸和翘曲度控制
超过顺序烧成厚膜工艺的优点 成批层压和共烧
做多层基片时层数可以做的更多 工艺步骤少，成本低
高密度互联基片能与密封封装集成 能形成空腔和特定形状的基片 能与埋入的无源器件共烧 导体有更大的附着力
微机电系统设计与制造第4章
（2）离子束腐蚀（Ion Beam Etching，IBE） 离子束腐蚀是一种利用惰性离子进行腐蚀的物理腐蚀。 在离子束腐蚀中，被腐蚀的衬底和产生离子的等离子区在 空间是分离的，如图4. Nhomakorabea3所示。
图4.13 离子束腐蚀装置结构原理
图4.14 在纯物理离子腐蚀中出现的制造物的原理示意图
4.1.4.2 物理和化学腐蚀过程相结合
图4.29两种微复制方法的工作原理
4.3.5 LIGA技术的扩展 4.3.5.1准LIGA技术 准LIGA技术是用紫外线或激光光刻工艺来代替同步辐射X 光深层光刻工艺，该技术需高光敏性的光刻胶厚胶，目前 利用该技术能刻出100m厚的微结构，但侧壁垂直度只有 850左右，只能部分代替LIGA技术，适用于对垂直度和深 度要求不高的微结构加工。图4.30给出了用紫外线光刻获 得的厚60m的光刻胶及电铸出的铁镍合金微结构电镜照片。 4.3.5.2 牺牲层LIGA技术
干法腐蚀的种类很多，其中有：
物理方法：离子腐蚀（溅射）Ion Etching(IE),离子束 腐蚀Ion Beam Etching(IBE)；
化学方法：等离子体腐蚀 Plasma Etching(PE); 4.1.4.1 物理腐蚀技术 （1）离子腐蚀（Ion Etching ，IE）
图4.12平行板反应器的结构原理
4.1. 体微加工
硅的体微加工技术包含硅的湿法和干法技术，硅刻蚀 自终止技术、LIGA技术、以及DEM技术。
第四章制造技术MEMS 的
4.1.1. 蚀的湿法技术 硅刻腐 EMS中的体微加工的硅体刻蚀湿法技术原理介绍如下：
硅表面上的点便作为随机分布的局部区域的阳极与阴
极。由于这些局部区域化电解电池的作用，硅表面发
集成电路制造工艺流程
*
磷穿透扩散：减小串联电阻 离子注入：精确控制参杂浓度和结深
B
P-Sub
N+埋层
SiO2
光刻胶
P+
P+
P+
P
P
N+
P-Sub
1.2.2 N阱硅栅CMOS工艺主要流程 2. 氧化、光刻N-阱(nwell)
*
1.2.2 N阱硅栅CMOS工艺主要流程 3. N-阱注入，N-阱推进,退火，清洁表面
P-Sub
N阱
*
1.2.2 N阱硅栅CMOS工艺主要流程 4.长薄氧、长氮化硅、光刻场区(active反版)
N阱
P-Sub
*
集成电路（Integrated Circuit） 制造工艺是集成电路实现的手段，也是集成电路设计的基础。
单击添加副标题
第一章 集成电路制造工艺流程
*
无生产线集成电路设计技术
引言
随着集成电路发展的过程，其发展的总趋势是革新工艺、提高集成度和速度。 设计工作由有生产线集成电路设计到无生产线集成电路设计的发展过程。 无生产线（Fabless）集成电路设计公司。如美国有200多家、台湾有100多家这样的设计公司。
*
P-Sub
1.2.2 N阱硅栅CMOS工艺主要流程 13. 钝化层淀积，平整化，光刻钝化窗孔(pad)
*
N阱
有源区
多晶
Pplus
Nplus
接触孔
金属1
通孔
金属2
PAD
1.2.3 N阱硅栅CMOS工艺 光刻掩膜版汇总简图
*
2. 减缓表面台阶
3. 减小表面漏电流
P-Sub
N-阱
集成电路制造工艺原理《集成电路制造工艺原理》
集成电路制造工艺原理《集成电路制造工艺原理》课程教学教案山东大学信息科学与工程学院电子科学与技术教研室(微电)张新课程总体介绍：1．课程性质及开课时刻：本课程为电子科学与技术专业（微电子技术方向和光电子技术方向）的专业选修课。
本课程是半导体集成电路、晶体管原理与设计和光集成电路等课程的前修课程。
本课程开课时刻暂定在第五学期。
2．参考教材：《半导体器件工艺原理》国防工业出版社华中工学院、西北电讯工程学院合编《半导体器件工艺原理》（上、下册）国防工业出版社成都电讯工程学院编著《半导体器件工艺原理》上海科技出版社《半导体器件制造工艺》上海科技出版社《集成电路制造技术-原理与实践》电子工业出版社《超大规模集成电路技术基础》电子工业出版社《超大规模集成电路工艺原理-硅和砷化镓》电子工业出版社3．目前实际教学学时数：课内课时54学时4．教学内容简介：本课程要紧介绍了以硅外延平面工艺为基础的，与微电子技术相关的器件（硅器件）、集成电路（硅集成电路）的制造工艺原理和技术；介绍了与光电子技术相关的器件（发光器件和激光器件）、集成电路（光集成电路）的制造工艺原理，要紧介绍了最典型的化合物半导体砷化镓材料以及与光器件和光集成电路制造相关的工艺原理和技术。
5．教学课时安排：(按54学时)课程介绍及绪论 2学时第一章衬底材料及衬底制备 6学时第二章外延工艺 8学时第三章氧化工艺 7学时第四章掺杂工艺 12学时第五章光刻工艺 3学时第六章制版工艺 3学时第七章隔离工艺 3学时第八章表面钝化工艺 5学时第九章表面内电极与互连 3学时第十章器件组装 2学时课程教案:课程介绍及序论（ 2学时）内容：课程介绍：1 教学内容1.1与微电子技术相关的器件、集成电路的制造工艺原理 1.2 与光电子技术相关的器件、集成电路的制造1.3 参考教材2教学课时安排3学习要求序论：课程内容：1半导体技术概况1.1 半导体器件制造技术1.1.1 半导体器件制造的工艺设计1.1.2 工艺制造1.1.3 工艺分析1.1.4 质量操纵1.2 半导体器件制造的关键问题1.2.1 工艺改革和新工艺的应用1.2.2 环境条件改革和工艺条件优化1.2.3 注重情报和产品结构的及时调整1.2.4 工业化生产2典型硅外延平面器件管芯制造工艺流程及讨论2.1 常规npn外延平面管管芯制造工艺流程2.2 典型 pn隔离集成电路管芯制造工艺流程2.3 两工艺流程的讨论2.3.1 有关说明2.3.2 两工艺流程的区别及缘故课程重点：介绍了与电子科学与技术中的两个专业方向（微电子技术方向和光电子技术方向）相关的制造业，指明该制造业是社会的基础工业、是现代化的基础工业，是国家远景规划中置于首位进展的工业。
微电子学概论课程教学大纲
《微电子学概论》课程教学大纲课程名称：微电子学基础 / Conspectus of Microelectronics课程代码：020727学时：32 学分：2 讲课学时： 32 上机/实验学时：0 考核方式：考查先修课程：模拟电子技术适用专业：电子信息工程等电类专业开课院系：电子电气工程学院电子信息系教材：张兴黄如刘晓彦主编.微电子学概论（第二版）.北京：北京大学出版社,2005年主要参考书：[1] 郝跃主编.微电子学概论.北京：高等教育出版社,2003年[2] 吴德馨主编.现代微电子技术.北京：化学工业出版社,2003年[3] （美）Donald A.Neamen编.半导体器件导论.北京：清华大学出版,2006年一、课程的性质和任务本课程是电子信息工程类专业的一门专业基础课。
该门课程主要介绍了微电子学发展史、半导体器件、制造工艺、集成电路和SOC电路的设计以及计算机辅助设计技术。
该课程为学生进行微电子技术研究和集成电路的开发提供了理论基础。
二、教学内容和基本要求对本课程的学习，要求掌握集成电路的器件、组成、制造工艺及基本设计方法。
教学内容如下：第一章绪论1. 晶体管的发明和集成电路的发展史2. 集成电路的分类3. 微电子学的特点第二章半导体物理和器件物理基础1. 半导体及其基本特性2. 半导体中的载流子3. pn结4. 双极晶体管5. MOS场效应管第三章大规模集成电路基础1. 半导体集成电路概述2. 双极集成电路基础3. MOS集成电路基础第四章集成电路制造工艺1. 双极集成电路工艺流程2. MOS集成电路工艺流程3. 光刻与刻蚀技术4. 氧化5. 扩散与离子注入6. 化学气象淀积7. 接触与互联8. 隔离技术第五章集成电路设计i. 集成电路设计特点与设计信息描述ii. 集成电路的设计流程iii. 集成电路的设计规则和全定制设计方法iv. 专用集成电路的设计方法v. 集中集成电路设计方法的比较vi. 可测性设计技术第六章集成电路设计的EDA系统1. VHDL及模拟2. 综合3. 逻辑模拟4．电路模拟5．时序分析和混合模拟6．版图设计7．器件模拟8．工艺模拟9．计算机辅助测试（CAT）技术第七章系统芯片（SOC）设计1．系统芯片的基本概念和特点2．SOC设计过程第八章光电子器件1．固体中的光吸收和光发射2．半导体发光二极管第九章微机电系统1．基本概念2. 几种重要的MEMS器件3．MEMS加工工艺4．MEMS技术发展的趋势5．纳机电系统第十章纳电子器件1．纳电子器件概述2．碳纳米管和半导体纳米管3．量子电、量子线4．单电子晶体管5．分子结器件6．场效应晶体管7．逻辑器件及其电路第十一章微电子技术发展的规律和趋势1．基本规律2．趋势和展望三、实验（上机、习题课或讨论课）内容和基本要求1. 各章课后均有习题2．关于微电子发展、集成电路设计、光电子、微机电系统及纳电子等方面撰写小论文。
半导体制造工艺
1、《集成电路工艺基础》，王阳元等编著，高等教育出版社。 2、《微电子制造科学原理与工程技术》，Stephen A. Campbell
著，国外电子与通信教材系列，电子工业出版社。 3、《集成电路制造技术—原理与实践》，庄同曾编，电子工业出
版社。
先修课程
半导体物理 微电子器件
—— 课程内容 ——
学时：32学时
第一章 概论 第二章 器件技术基础 第三章 硅和硅片制备简述 第四章 集成电路制造工艺概况 第五章 氧化
—— 课程内容 ——
第六章 淀积 第七章 金属化 第八章 光刻原理和技术 第九章 刻蚀 第十章 扩散和离子注入 第十一章 化学机械平坦化
1
第一章 概论
§ 1.1 半导体产业介绍
晶体管的发明（1947年） 集成电路的发明（1959年）
体积大 笨重 功耗高 可靠性差
The First Transistor from Bell Labs
体积小 重量轻 功耗低 可靠性好
Inventors: Willian Schockley, Tohn Bardeen, Walter brattain
因此发明获得诺贝尔奖
Jack Kilby’s First Integrated Circuit
nMOSFET
VDD
G
S
DDLeabharlann GSVSS
n+
p+
p+
n+
n+
p+
p-well
n-type silicon substrate
Field oxide
7
第三章 硅和硅片制备
3.1 半导体级硅
（1）半导体级硅
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
Mask
Silicon substrate
a)
低掺杂浓度 (n–, p–) 和浅结深 (xj)
b)
高掺杂浓度 (n+, p+) 和深结深 (xj)
退
火 （anneal）
退火：也叫热处理，集成电路工艺中所有 的在氮气等不活泼气氛中进行的热处理过 程都可以称为退火
激活杂质：使不在晶格位置上的离子运动到 晶格位置，以便具有电活性，产生自由载流 子，起到杂质的作用 消除损伤
反应离子刻蚀(Reactive Ion Etching，简称为 RIE)：通过活性离子对衬底的物理轰击和化 学反应双重作用刻蚀。具有溅射刻蚀和等离 子刻蚀两者的优点，同时兼有各向异性和选 择性好的优点。目前，RIE已成为VLSI工艺 中应用最广泛的主流刻蚀技术
四、氧化
氧化：制备SiO2层
SiO2的性质及其作用
离子注入系统的原理示意图
1、离子源 3、加速管 2、引出电极和离子分析器 4、聚焦和扫描系统 5、后台处理系统
控制杂质浓度和深度
离子注入机 低能 低剂量 快速扫描
Ion implanter
高能 大剂量 慢速扫描
掺杂离子
束扫描 掩蔽层
xj
Beam scan
Mask
Mask
xj Silicon substrate
集成电路工艺
后工序 划片 封装 测试 老化 筛选
集成电路工艺
辅助工序 超净厂房技术 超纯水、高纯气体制备技术 光刻掩膜版(Mask)制备技术 材料准备技术
半导体制造工艺分类
MOS型 双极型
PMOS型
NMOS型 CMOS型
饱和型
非饱和型
BiMOS
TTL
（5）第三次光刻——P型基区扩散孔光刻 基区扩散孔的掩模版图形及基区扩 散后的芯片剖面图如图所示。
（6）第四次光刻——N+发射区扩散孔光刻
此次光刻还包括集电极、N型电阻
的接触孔和外延层的反偏孔。
（7） 第五次光刻——引线接触孔光刻 此次光刻的掩模版图形如图所示。
（8）第六次光刻——金属化内连线光刻 反刻铝形成金属化内连线后的芯片复合图及剖面图 如图。
三、光刻与刻蚀工艺
光刻三要素：光刻胶、掩膜版和光刻机 光刻胶又叫光致抗蚀剂，它是由光敏化合物、 基体树脂和有机溶剂等混合而成的胶状液体 光刻胶受到特定波长光线的作用后，导致其 化学结构发生变化，使光刻胶在某种特定溶 液中的溶解特性改变 正胶： 分辨率高，在超大规模集成电路
工艺中，一般只采用正胶
I2 L
ECL/CML
一、双极型集成电路工艺流程
在集成电路中，通常将硅片上用于制作各种元器 件的区域叫作有源区（active region），其它器 件的区域叫作场区（field）。
典型的PN结隔离的掺金TTL电路工艺流程
衬底制备 基区光刻 基区扩散 一次氧化 隐埋层光刻 隔离扩散 隐埋层扩散 外延淀积
（3）外延层(Epitaxial layer)淀积 外延层淀积时应该考虑的设计参数主要有： 外延层电阻率和外延层厚度。外延层淀积后 的芯片剖面如图。
（4）第二次光刻——P+隔离扩散孔光刻 隔离扩散的目的是在硅衬底上形成许多孤 立的外延层岛，以实现各元件间的电隔离。 目前最常用的隔离方法是 反偏 PN 结隔离 。 一般P型衬底接最负电位，以使隔离结处于反 偏，达到各岛间电隔离的目的。
SiO2是一种十分理想的电绝缘材
料，它的化学性质非常稳定，室 温下它只与氢氟酸发生化学反应
氧化硅层的主要作用
在MOS电路中作为MOS器件的绝缘栅
介质，器件的组成部分 扩散时的掩蔽层，离子注入的(有时与 光刻胶、Si3N4层一起使用)阻挡层 作为集成电路的隔离介质材料 作为电容器的绝缘介质材料 作为多层金属互连层之间的介质材料 作为对器件和电路进行钝化的钝化层 材料
硅 (a)
硅 (b)
硅 (c)
SiO2的制备方法
热氧化法 干氧氧化 水蒸汽氧化 湿氧氧化 干氧－湿氧－干氧(简称干湿干)氧化法 氢氧合成氧化 化学气相淀积法 热分解淀积法 溅射法
三种氧化
速度 均匀重复性 结构 干氧：慢 好 致密 湿氧：快 较好 中 水汽：最快 差 疏松 掩蔽性 水温
二、MOS集成电路工艺流程
CMOS工艺技术是当代VLSI工艺的主流工艺技 术，它是在PMOS与NMOS工艺基础上发展起来 的。其特点是将NMOS器件与PMOS器件同时制 作在同一硅衬底上。
CMOS工艺技术一般可分为三类，即 P阱CMOS工艺
N阱CMOS工艺
双阱CMOS工艺
Si nMOSFET器件加工工艺
再氧化
隔离光刻 背面掺金
热氧化 发射区扩散
再分布及氧化
发射区光刻
铝合金
反刻铝
压焊块光刻
铝淀积
中测
接触孔光刻
再分布及氧化
淀积钝化层
（1）衬底选择 对于典型的PN结隔离(Isolation)双极集 成电路，衬底一般选用 P 型硅。芯片剖 面如图。
（2）第一次光刻-N+隐埋(buried)层扩散孔光刻 一般来讲，由于双极型集成电路中各元 器件均从上表面实现互连，所以为了减少寄生 的集电极串联电阻效应，在制作元器件的外延 层和衬底之间需要作N+隐埋层。
双阱CMOS工艺主要步骤
（7）场区氧化，有源区Si3N4和SiO2腐蚀，栅 氧化，沟道掺杂（阈值电压调节注入）。 （8）多晶硅淀积、掺杂、光刻和腐蚀，形成 多晶硅版。 （9） NMOS管光刻和注入硼，形成N+版。 （10） PMOS管光刻和注入磷，形成P+版。 （11）硅片表面生长SiO2薄膜。 （12）接触孔光刻，接触孔腐蚀。 （13）淀积铝，反刻铝，形成铝连线。
固态源扩散
利用液态源进行扩散的装置示意图
离子注入
离子注入：将具有很高能量的杂质离子射 入半导体衬底中的掺杂技术，掺杂深度由 注入杂质离子的能量和质量决定，掺杂浓 度由注入杂质离子的数目(剂量)决定
掺杂的均匀性好 温度低：小于600℃ 可以精确控制杂质分布 可以注入各种各样的元素 横向扩展比扩散要小得多。 可以对化合物半导体进行掺杂
接触式
光源
接近式
投影式
光学系统
掩膜版
硅片
三种光刻方式
超细线条光刻技术 甚远紫外线(EUV) 实用化的 电子束光刻 分辨率高，效率低 X射线 X射线同步辐射装置大且
昂贵
离子束光刻
需真空进行
图形转换：刻蚀技术
湿法刻蚀：利用液态化学试剂或溶 液通过化学反应进行刻蚀的方法 干法刻蚀：主要指利用低压放电产 生的等离子体中的离子或游离基 ( 处 于激发态的分子、原子及各种原子基 团等 ) 与材料发生化学反应或通过轰 击等物理作用而达到刻蚀的目的
杂质横向扩散示意图
扩散工艺
扩散工艺通常包括两个步骤，即在恒定表面浓 度条件下的预淀积，和在杂质总量不变情况下的 再分布。 预淀积只是将一定数量的杂质引入硅晶片表 面，而结深和杂质分布由再分布过程决定。 在扩散过程中，由于杂质和杂质源的差别， 采用的扩散方法和扩散系统也存在一定的差 别。主要的扩散方法有： ①固态源扩散 ②液态源扩散 ③气态源扩散
掺杂区和结的扩散形成
扩散 炉管
杂质 气流
+ = P 型 杂质 原子
- = N 型 杂质 原子
在集成电路工艺中，大多数杂质扩散都 是在所选择的区域内进行的，为了实现选择 扩散，不需要扩散的区域表面必须有一层阻 挡掩蔽层，一般利用氧化层作为阻挡掩蔽层。 对于杂质扩散，除了沿垂直硅表面方向 扩散、即纵向扩散之外，在掩蔽窗口的边缘 处还会向侧面扩散，这样，实际的扩散区宽 度将大于氧化层掩蔽窗口的尺寸，这对制作 小尺寸器件不利，同时也会引起电场在扩散 区的角处集中，导致pn结击穿电压降低。
扩散
扩散是在较高的温度下，杂质原子能够克服阻力进
入半导体，并在其中缓慢运动。扩散总是使杂质从 浓度高的地方向浓度低的地方运动。
替位式扩散：杂质离子占据硅原子的位置：
Ⅲ、Ⅴ族元素 一般要在很高的温度(950～1280℃)下进行 磷、硼、砷等在二氧化硅层中的扩散系数均远小 于在硅中的扩散系数，可以利用氧化层作为杂质 扩散的掩蔽层 间隙式扩散：杂质离子位于晶格间隙： Na、K、Fe、Cu、Au 等元素 扩散系数要比替位式扩散大6～7个数量级
第四章 集成电路制 造工艺
芯片制造过程
硅片
—制造业—
由氧化、淀积、离子注入或蒸 发形成新的薄膜或膜层
用掩膜版 重复 20-30次
曝 光
刻 蚀
测试和封装
集成电路芯片的显微照片
集成电路工艺
前工序 图形转换技术：主要包括光刻(lithography)、刻 蚀(etch)等技术
薄膜制备技术：主要包括外延(expitaxy)、氧化 (oxidition)、化学气相淀积(PECVD, Plasma Enhanced Chemical Vapor Deposition)、物理气 相淀积(PVD, Physics vapor Deposition)(如溅射 (sputtering )、蒸发(evaporation )) 等 掺杂技术：主要包括扩散(Diffusion)和离子注入 (Ion Implantation)等技术
热氧化机理
半导体工艺中的 二氧化硅大多数是通过热生长 氧化法得到的，也就是让硅片在高温下，与氧化剂 发生反应而生长一层 SiO2膜的方法，其化学反应式 如下： Si(固态)+O2(气态) SiO2(固态) 化学反应非常简单，但氧化机理并非如此， 因 为一旦在硅表面有二氧化硅生成，它将阻挡O2原子 与 Si原子直接接触，所以其后的继续氧化是 O2原子 通过扩散穿过已生成的二氧化硅层，向 Si一侧运动 到达界面进行反应而增厚的。通过一定的理论分析 可知，在初始阶段，氧化层厚度(X)与时间(t)是线性 关系，而后变成抛物线关系。