经典或非门版图设计

四输入或非门电路和版图设计说明

成绩评定表课程设计任务书目录目录 (III)1.绪论 (1)1.1 设计背景 (1)1.2 设计目标 (1)2.四输入或非门 (2)2.1 四输入或非门电路结构 (2)2.2 四输入或非门电路仿真 (3)2.3 四输入或非门的版图绘制 (4)2.4 四输入或非门的版图电路仿真 (5)2.5 LVS检查匹配 (6)总结 (7)附录一：原理图网表 (9)附录二：版图网表 (10)1.绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows平台的用于集成电路设计的工具软件。

该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。

其中的L-Edit 版图编辑器在国内应用广泛，具有很高知名度。

L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。

L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。

L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。

1.2 设计目标1.用tanner软件中的原理图编辑器S-Edit编辑四输入或非门电路原理图。

2.用tanner软件中的TSpice对四输入或非门电路进行仿真并观察波形。

3.用tanner软件中的L-Edit绘制四输入或非门版图，并进行DRC验证。

2、3、4输入或非门版图设计

《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N o n=5 off=0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N o n=5 off=0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N o n=5 off=0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。

与非门、或非门和异或门的版图设计

实验四：与非门和或非门的版图设计、异或门的后仿真一、实验目的1、使用virtuoso layout XL工具创建或非门（NOR）和与非门（NAND）的电路原理图和版图；2、利用已创建好的或非门、与非门和反相器设计异或门（XOR）的电路原理图；3、对异或门提取的参数进行模拟仿真。

二、实验要求1、打印出由或非门、与非门和反相器设计成的异或门的仿真结果；2、打印出异或门的电路原理图和版图。

三、实验工具Virtuoso四、实验内容1、或非门的设计；2、与非门的设计；3、异或门的设计；4、异或门的仿真。

1、或非门的设计step1:创建或非门的电路原理图，其中，NMOS的宽度120nm为PMOS的宽度为480nm.图1 或非门的电路原理图step2:验证或非门是否可以正常工作，即创建SPICE netlist.图2 验证或非门图3验证成功产生的报告step3：创建一个layout view，并选择菜单栏上Tools->Lyaout XL，此时刚刚保存的电路原理图会自动弹出来，接着选择菜单栏上的Connectivity->Updata->Components and Nets,在弹出得对话框中修改参数，修改完成后点击OK，将会出现如下图所示布局。

图4 利用virtuoso XL工具生成的布局step4:参照前面的实验，在矩形边框内画上电源轨道和NWELL，并创建M1_PSUB 和MI_NWELL，将vdd!、gnd!移至电源轨道上，再将其他原件也移至矩形边框内。

对照电路原理图将NMOS、PMOS、电源、地、以及输入输出端口连接起来，在连线时，注意观察电路原理图，确保不会出现短路情况，连接好的版图如下图所示。

图5 连接好的或非门版图step5：对画好的版图进行DRC，成功后验证提取参数并做LVS验证，再生成网表文件。

图6 或非门版图的DRC验证图7 或非门的参数提取视图图8 或非门的LVS验证图9 或非门的网表文件2、与非门的设计与或非门的设计类似，在此不再赘述，直接给出与非门的电路原理图、版图以及DRC、LVS验证。

输入与非门、或非门版图设计

课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（直流分析）：或非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* <Pad Comment>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u* M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u* M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext* Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* <Pad Comment>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（直流分析）：课程名称Course集成电路设计技术项目名称Item二输入与非门、或非门版图设计目的Objective 1. 掌握利用E-EDIT进行IC设计方法，设计二输入与非门版图并仿真2. 掌握利用L-EDIT进行IC设计方法，设计二输入或非门版图并仿真3. 领会并掌握版图设计最优化实现方法。

2、3、4输入或非门版图设计

《集成电路工艺与版图设计》课堂作业班级：电子科学与技术01班姓名：曾海学号：201031722、3、4输入异或门版图设计如下：一、二输入异或门：（1）原理图：<2>L-edit中进行设计的如下二输入或非门版图<3>提取后在T-SPICE中进行参数及输入输出设置如下:VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0)VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<4>在W-EDIT中得到仿真波形图：二、三输入或非门<1>三输入异或门版图<3>参数及输入输出设置VA A GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off=0) VB B GND BIT ({0010} pw=20N lt=10N ht=10N on=5 off=0)Vdd Vdd GND 5.tran 10N 100N.print tran v(OUT) v(A) v(B)<3>仿真图三、四输入或非门<1>版图设计<2>参数及输入输设置Vdd Vdd GND 5VA A GND BIT ({1001} pw=20N lt=10N ht=10N on=5 off= 0)VB B GND BIT ({1010} pw=20N lt=10N ht=10N on=5 off= 0)VC C GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0)VD D GND BIT ({1011} pw=20N lt=10N ht=10N on=5 off= 0).tran 20N 100N.print tran v(OUT) v(A) v(B) v(C) v(D)<3>仿真图4、版图设计总结（1）本次设计中，由仿真图可以看出，仿真波形不是标准的方波图形，而是有相应的误差，可能是由于版图的设计中，布线或器件的放置不合理导致的。

基于Cadence平台三输入或非门的设计

基于Cadence 平台三输入或非门的设计设计目的：1、熟悉candence 软件，并掌握其各种工具的使用方法。

2、用cadence 设计一个三输入或非门，并画出仿真电路、版图、并验证其特性。

一、设计背景1.cadence 简介：Cadence 公司的电子设计自动化（Electronic Design Automation ）产品涵盖了电子设计的整个流程，包括系统级设计，功能验证，IC 综合及布局布线，模拟、混合信号及射频IC 设计，全定制集成电路设计，IC 物理验证，PCB 设计和硬件仿真建模等。

本次设计是基于cadence 工具的三输入或非门的电路和版图设计。

2.三输入或非门：a.逻辑表达式：b.逻辑符号：c.真值表：CB A Y ++=二、三输入或非门电路设计和逻辑仿真进入红帽4系统，打开终端输入cd Artist446进入Artist446目录，输入icms &命令运行Cadence软件。

在打开的CIW的窗口选择tools →Library Manager建立一个新的库文件myLib，在创建一个新的cellview1、在schematic窗口中选择Tools →Analog Evironment,打开模拟窗口1、setup →simulator /directory/host…,在弹出窗口中确认simulator项是spectre.单击ok。

2、setup →Model Library setup，做如下输入，然后add。

3、选择Analyses →Choose，在坦诚的窗口中吧stop time设为50u4、选择outputs →save all.5、选择outputs →to be plotted →select on schematic，然后在schematic窗口中依次选择A、B、C、Y为输入和输出，选择之后按ESC。

6、选择完毕后窗口如下图所示7、选择Simulation →Netlist →Create8、选择Simulation →Run三、版图设计:登录Linux系统，启动终端，cd Layout进入版图目录，然后以layoutPlus &运行版图设计软件，进行版图设计。

四输入或非门电路和版图设计

成绩评定表课程设计任务书目录目录 .......................................................................................................... 错误!未定义书签。

1.绪论 ....................................................................................................... 错误!未定义书签。

设计背景 ........................................................................................ 错误!未定义书签。

设计目标 ........................................................................................ 错误!未定义书签。

2.四输入或非门 ......................................................................................... 错误!未定义书签。

四输入或非门电路结构 ................................................................ 错误!未定义书签。

四输入或非门电路仿真 ................................................................ 错误!未定义书签。

四输入或非门的版图绘制 ............................................................ 错误!未定义书签。

四输入或非门版图设计

四输入或非门课程设计学生姓名：专业班级：指导教师：工作单位：题目: 四输入或非门的设计初始条件：计算机、ORCAD软件，L-EDIT软件要求完成的主要任务:（包括集成电路专项实践工作量及其技术要求，以及说明书撰写等具体要求）1、集成电路专项实践工作量：1周2、技术要求：（1）学习ORCAD软件，L-EDIT软件。

（2）设计一个四输入或非门电路。

（3）利用ORCAD软件，L-EDIT软件对该电路进行系统设计、电路设计和版图设计，并进行相应的设计、模拟和仿真工作。

3、查阅至少5篇参考文献。

按《武汉理工大学课程设计工作规范》要求撰写设计报告书。

全文用A4纸打印，图纸应符合绘图规范。

时间安排：2015.6.19布置集成电路专项实践任务、选题；讲解集成电路专项实践具体实施计划与课程设计报告格式的要求；集成电路专项实践答疑事项。

2015.6.19-6.20学习ORCAD软件，L-EDIT软件，查阅相关资料，复习所设计内容的基本理论知识。

2015.6.21-6.25用ORCAD软件设计四输入或非门电路并进行仿真工作，再利用L-EDIT软件绘制其版图，完成集成电路专项实践报告的撰写。

2015.6.26 提交集成电路专项实践报告，进行答辩。

指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 .............................................................................................................................................. Abstract . (I)1 绪论 02 四输入或非门 (1)2.1 四输入或非门的电路结构 (1)2.2 四输入或非门的电路设计与仿真 (2)2.2.1 ORCAD软件介绍 (2)2.2.2 绘制电路图 (2)2.2.3 电路仿真 (3)2.4 四输入或非门的版图绘制 (5)2.4.1 L-EDIT软件介绍 (5)2.4.2 版图绘制 (5)3 总结 (9)参考文献 (10)摘要性能优越的四输入或非门是数字电路中很常见的一种逻辑电路，可广泛应用于算术逻辑单元等电路中。

与或非门电路图的分析和设计

与或非门电路图的分析和设计门电路是数字电路中最基本的逻辑单元。

它可以使输出信号与输入信号之间产生一定的逻辑关系。

在数字电路中，信号大都是用电位（电平）高低两种状态表示，利用门电路的逻辑关系可以实现对信号的转换。

最基本的门电路有与门电路，或门电路，非门电路等。

与门电路与门电路是指只有在一件事情的所有条件都具备时，事情才会发生。

与门电路的基本结构和逻辑符号见下图在与门电路功能示意图中，只有在开关A和B都闭合时，灯才会亮，如果A和B中任意一个处于开路状态，灯就不会亮。

与门电路的真值表见下图。

由二极管和电阻器构成的与门电路见下图图中A，B为两个输入变量，F为输出变量，当A,B均为高电平，F为高电平，A,B只要有一个为低电平，F就为低电平。

或门电路或门电路是指只要有一个或一个以上条件满足时，事情就会发生。

或门电路的基本结构和逻辑符号见下图。

上图中，只要开关A,B中有一个闭合，电流就能通过开关进入灯，灯点亮，只有两个开关都断开，灯才不会亮。

或门电路真值表见下图同与门电路一样，最简单的或门电路也是由二极管和电阻器构成的。

见下图图中A，B为两个输入变量，F为输出变量。

当A,B均为低电平，F才为低电平，A,B只要有一个为高电平，或两个都为高电平，F为高电平。

非门电路非门电路又叫“否”运算，也称求“反”运算，因此非门电路又称为反相器。

非门电路的基本结构和逻辑符号见下图。

在非门电路中，当开关A闭合时，电路短路，灯F不亮；如果开关断开，灯亮。

非门电路的真值表见下图。

最基本的非门电路是利用晶体三极管的开关特性构成的。

可以实现非逻辑关系。

由晶体三极管和外围元件组成的非门电路如下。

上图中，A为输入变量，Y为输出变量，利用晶体三极管的反相放大特性，当A为低电平，三极管截止，输出端Y为高电平。

当输入高电平，三极管处于饱和区，输出端Y为低电平。

门电路符号中，国家标准与国外标准的区别见下图。

与非门和或非门分别是由与门+非门；或门+非门组合而成，在数字电路中也很常见。

二输入与非门、或非门版图设计

课程名称Course 集成电路设计技术项目名称Item二输入与非门、或非门版图设计与非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\yufeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:03.include H:\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Pad Comment>* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6.5)* 4 = F (42.5,6.5)* 6 = GND (25,-22)M1 VDD B F VDD PMOS L=2u W=9u AD=99p PD=58u AS=54p PS=30u* M1 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M2 F A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=99p PS=58u* M2 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M3 F B 5 GND NMOS L=2u W=9.5u AD=52.25p PD=30u AS=57p PS=31u * M3 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)M4 5 A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=52.25p PS=30u * M4 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END与非门电路仿真波形图（直流分析）：或非门电路的版图：.spc文件（瞬时分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND PULSE (0 5 0 5n 5n 100n 200n)vb B GND PULSE (0 5 0 5n 5n 50n 100n).tran 1n 400n.print tran v(A) v(B) v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* <Pad Comment>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（瞬时分析）：.spc文件（直流分析）：* Circuit Extracted by Tanner Research's L-Edit V7.12 / Extract V4.00 ;* TDB File: E:\cmos\huofeimen, Cell: Cell0* Extract Definition File: C:\Program Files\Tanner EDA\L-Edit\spr\morbn20.ext * Extract Date and Time: 05/25/2011 - 10:04.include H:\CMOS\ml2_125.mdVPower VDD GND 5va A GND 5vb B GND 5.dc va 0 5 0.02 vb 0 5 0.02.print dc v(F)* WARNING: Layers with Unassigned AREA Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* * WARNING: Layers with Unassigned FRINGE Capacitance.* <Poly Resistor>* <Poly2 Resistor>* <N Diff Resistor>* * <N Well Resistor>* <Pad Comment>* * <Poly1-Poly2 Capacitor>* WARNING: Layers with Zero Resistance.* <Pad Comment>* <Poly1-Poly2 Capacitor>* <NMOS Capacitor>* <PMOS Capacitor>* NODE NAME ALIASES* 1 = VDD (34,37)* 2 = A (29.5,6.5)* 3 = B (55.5,6)* 4 = F (42.5,6.5)* 5 = GND (25,-22)M1 6 A VDD VDD PMOS L=2u W=9u AD=54p PD=30u AS=49.5p PS=29u* M1 DRAIN GATE SOURCE BULK (39.5 14.5 41.5 23.5)M2 F B 6 VDD PMOS L=2u W=9u AD=49.5p PD=29u AS=54p PS=30u* M2 DRAIN GATE SOURCE BULK (47.5 14.5 49.5 23.5)M3 F A GND GND NMOS L=2u W=9.5u AD=57p PD=31u AS=104.5p PS=60u * M3 DRAIN GATE SOURCE BULK (39.5 -18 41.5 -8.5)M4 GND B F GND NMOS L=2u W=9.5u AD=104.5p PD=60u AS=57p PS=31u * M4 DRAIN GATE SOURCE BULK (47.5 -18 49.5 -8.5)* Total Nodes: 6* Total Elements: 4* Extract Elapsed Time: 0 seconds.END或非门电路仿真波形图（直流分析）：内容（方法、步骤、要求或考核标准及所需工具、设备等）一、实训设备与工具1．PVI计算机一台；2．Tanner Pro集成电路设计软件二、实训方法、步骤与要求1．二输入与非门电路的线路结构2．二输入或非门电路的线路结构3．CMOS倒相器电路的版图4．根据与非门、或非门线路结构，在一个工程中，重新新建两个新CELL，分别对应与非门和或非门版图，并设计与非门、或非版图结构。

第九章----版图设计实例

4）主触发器采用钟控反相器，节省一根金属连线。
(2) 带置位端的D触发器
电路图版图
特点：器件仍分为4层，CP和CPb也位于上下两边，并且在CP多晶的上方增加一条水平的多晶作为复位（R）。CPb 线在水平和垂直方向的连接采用金属过渡。主触发器采用钟控或非门，节省一根金属连线。
4. CMOS放大器
(4) 与或非门(AOI)
电路图
版图
提示：设计AOI或OAI的版图，一定要熟练掌握MOS管串联和并联的画法后进行，看清每个MOS管的输入信号，用棍棒图画出草图后再画版图。
(5) 或与非门（OAI)
电路图
版图
提示：对比AOI和OAI电路图和版图的区别和画法，巩固和熟练掌握CMOS复联电路版图的画法。
中心区域多晶交叉连接细节图
M3和M4的宽长比很大，M3a、M3b、M4a和M4b都采用多管并联的结构。这四个MOS管的源已经连接到Metal1导线，为了避免和Metal1交叉短路, M3和M4的漏极要用Metal2连接。Metal2有很多通孔和很宽的导线，使电流能够顺利通过。
为了实现对称，将M5也分割为M5a和M5b。
电路图
五个器件的布局
分割输入器件实现四方交叉：将M3变为M3a和M3b，M4变为M4a和M4b，就可以实现四方交叉，保证输入器件的对称性。
由于全部电流都要通过输入晶体管中的每一个，例如，有时整个电流完全在
M3，当差分信号关断时，M3关断M4接通，整个电流又完全在M4，信号每摆动一次就切换一次，为了承受这一电流，在M3和M4之间的金属线需要达到一定的宽度，采用二条金属线连接M3和M4的源极，并且从M4b和M3b的中间向下，这样，M3导通时电流将通过M3a和M3b，即它的两半把电流向下送到中心导线。

三输入或非门版图

文档来源为:从网络收集整理.word版本可编辑.欢迎下载支持. 三输入或非门版图设计目录1.绪论 .............................................................................................. 错误!未定义书签。

1.1版图设计基础知识.............................. 错误!未定义书签。

1.2版图设计方法 01.3设计目标 (2)2.三输入或非门电路 (3)2.1三输入或非门电路结构 (3)2.2三输入或非门电路电路仿真 (4)2.3三输入或非门电路的版图绘制 (5)2.4三输入或非门电路的版图电路仿真 (6)2.5LVS检查匹配 (7)总结 (8)参考文献 (9)附录一：原理图网表 (10)附录二：版图网表 (10)1 绪论1.1 版图设计基础知识集成电路从60年代开始，经历了小规模集成,中规模集成，大规模集成，到目前的超大规模集成。

单个芯片上已经可以制作含几百万个晶体管的一个完整的数字系统或数模混合的电子系统。

在整个设计过程中，版图（layout）设计或者称作物理设计（physical design）是其中重要的一环。

他是把每个原件的电路表示转换成集合表示，同时，元件间连接的线网也被转换成几何连线图形[1]。

对于复杂的版图设计，一般把版图设计分成若干个子步骤进行：划分为了将处理问题的规模缩小，通常把整个电路划分成若干个模块。

版图规划和布局是为了每个模块和整个芯片选择一个好的布图方案。

布线完成模块间的互连，并进一步优化布线结果。

压缩是布线完成后的优化处理过程，他试图进一步减小芯片的面积。

1.2 版图设计方法可以从不同角度对版图设计方法进行分类。

如果按设计自动化程度来分，可将版图设计方法分成手工设计和自动设计2大类。

如果按照对布局布线位置的限制和布局模块的限制来分，则可把设计方法分成全定制（fullcustom）和半定制(semicustom)2大类。

实验七反相器,二输入与非门以及二输入或非门版图设计

学号姓名
实验七1.反相器
反相器EECMOS的schematic图如下所示
其中PMOS管L=180nm W=720nm NMOS管L=180nm W=240nm
根据schematic画出的layout图如下所示
其中该版图长：2.16um 宽：4.87um
则版图面积为S=L*W=2.16*4.87=10.5192(um^2)
经过多此修改后，DRC验证如下
LVS验证如下
2.二输入与非门
二输入与非门nand2的schematic图如下所示
其中两个PMOS管的L=180nm W=720nm 两个NMOS管的L=180nm W=720nm
根据schematic图画出的layout版图如下所示
其中nand2版图的长：2.76um 宽：5.14um
则版图的面积S=L*W=2.76*5.14=14.1864（um^2）
通过改错后，DRC验证结果如下
LVS验证结果如下
3.二输入或非门
二输入或非门nor的schematic图如下所示
其中两个PMOS管的L=180nm W=2.51um 两个NMOS管的L=180nm W=500nm
由schematic图画出的layout版图如下所示
由于PMOS管的宽度较大，为了提高能通过的峰值电流，不浪费diff的面积，最大限度打满了源漏孔
其中该版图的长：2.91um 宽6.65um
则版图面积S=L*W=2.91*6.65=19.3531（um^2）
通过改错，DRC验证结果如下
LVS验证结果如下。

与非门版图设计

目录1绪论 (2)1.1 设计背景 (2)1.2设计目标 (2)2与门电路设计 (3)2.1电路原理 (3)2.2电路结构 (3)2.3与门电路仿真波形 (4)2.4与门电路的版图绘制及DRC验证 (5)2.5与门电路版图仿真 (6)2.6 LVS检查匹配 (6)总结 (8)参考文献 (9)附录一版图网表： (10)附录二电路图网表 (12)1绪论1.1 设计背景Tanner集成电路设计软件是由Tanner Research 公司开发的基于Windows 平台的用于集成电路设计的工具软件。

该软件功能十分强大，易学易用，包括S-Edit，T-Spice，W-Edit，L-Edit与LVS，从电路设计、分析模拟到电路布局一应俱全。

其中的L-Edit版图编辑器在国内应用广泛，具有很高知名度。

L-Edit Pro是Tanner EDA软件公司所出品的一个IC设计和验证的高性能软件系统模块，具有高效率，交互式等特点，强大而且完善的功能包括从IC设计到输出，以及最后的加工服务，完全可以媲美百万美元级的IC设计软件。

L-Edit Pro包含IC设计编辑器(Layout Editor)、自动布线系统(Standard Cell Place & Route)、线上设计规则检查器（DRC）、组件特性提取器（Device Extractor）、设计布局与电路netlist的比较器(LVS)、CMOS Library、Marco Library，这些模块组成了一个完整的IC设计与验证解决方案。

L-Edit Pro丰富完善的功能为每个IC设计者和生产商提供了快速、易用、精确的设计系统。

1.2设计目标1.用MOS场效应管实现二输入与门电路。

2.用tanner软件中的原理图编辑器S-Edit编辑反相器电路原理图。

3.用tanner软件中的W-Edit对反相器电路进行仿真，并观察波形。

4.用tanner软件中的L-Edit绘制反相器版图，并进行DRC验证。

实验二 CMOS与非或非门版图设计

实验二CMOS与非或非门版图设计
实验二 CMOS与非/或非门版图设计
一、实验目的
电路版图实现过程中源、漏共用方法、MOS管串联与并联的尺寸选择方法、
L-edit软件的基本设定和集成电路工艺与版图的图层关系。

二、预习要求
1、根据性能和指标要求，明确设计要求和规则要求。

2、掌握L-edit编辑环境，设计与非门的版图
3、掌握t-sipice和w-edit仿真环境，完成版图反相器的仿真
4、掌握lvs 环境变量
5、写出预习报告三、与非门版图的设计方法
1、确定工艺规则。

2、绘制与非门版图。

3、加入工作电源进行分析
4、LVS 比较四、实验内容
完成CMOS与非门版图设计，CMOS与非门的原理图如下，要求在L-edit工具中画出一下电路元件，并且给出输入输出端口以及电源和地线。

画出上述晶体管对应的版图，并且要求画出的版图在电学上，物理几何上，以及功能一致性上正确，版图的设计参考样式如下：
五、版图规则/一致性检查
对所设计的版图进行DRC、ERC规则检查对所设计的版图进行LVS一致性检查六、后仿真与改进
对于设计的版图是否能够达到优异的性能，需要通过提取版图上的寄生参数，对含有版图寄生参数的电路进行仿真才能知道，很多时候版图上错误的走线，布图方法会导致致命的错误。

对于CMOS与非门版图设计，需要进行以下仿真：给CMOS与非门的输入以不同的阶越信号的输入，观察CMOS与非门的输出信号的变化。

七、实验报告要求
实验报告包括以下内容项目名称
已知条件和指标要求版图设计规则版图设计规程规则检查、一致性比较电路的仿真、改进和建议。

《与非门或非门》PPT课件

最坏情况下只有一个NMOS管导通 KN1 KN2 KNeff 6.90104 ( A V2 )
则有 LN LP 0.6μm
WP1 WP2 28.56 29(μm)
WN1 WN2 6.9 7(μm)
28
与非门、或非门版图实例
VDD
A
B
MN1
VDD M P1
MP2
Y =A+B MN2
VDD
VOUT
VOU
T
GND
VA
VB
多晶硅铝线
有源区
n阱
GND
VA
VB
多晶硅铝线
有源区
n阱
29
四输入与非门
30
r f
在 VTN V条TP件下就要求
KNeff KPeff Kr KN / KP n
KPeff 2KP
KNeff
KN 2
KKNePffeffKKNP 2
13
VDD Vin
传输延迟时间：阶跃输入 t =0 CL
输入信号变化到输出信号变化50％的时间
t1
r P 1 P
u1 2
Y
B
2. 两个输入信号不同步
A
VDD M P1
1
Y =A . B MN2
M N1
AB Y 00 1 01 1 10 1
11 0
注意：对不同输入状态，等效反相器参数不同。VDD
5
M P1
直流电压传输特性－两个输入信号同步
如果两个输入信号同步
KP1 KP2 KN1 KN2
K Neff
KN1 • KN2 KN1 KN2
Iav,LH
1
1P
2
tp

COMS反相器,与或非门

《集成电路版图设计》题目：COMS反相器、与或非门学校：兰州交通大学学院：电子与信息工程学院班级：姓名：学号：指导老师：一．设计目的学会使用集成电路版图设计L-EDIT软件工具，熟练画电路版图的操作指令和各种快捷命令，并熟悉应用特定工艺库即工艺文件来实现电路。

通过该实验，掌握L-EDIT的设计方法，加深对课程知识的感性认识，增强电路设计与综合分析能力。

二．设计原理1.集成电路版图中的器件与设计规则集成电路中，主要器件有NMOS、PMOS、NPN和PNP晶体管，二极管、电阻和电容等。

这些器件在Ledit软件环境中，实现的方法存在较大差异，但都是遵循器件的定义而实现的。

器件的定义存储在在以.ext为后缀的器件萃取文件中。

在Ledit软件环境下，P型衬底N阱CMOS工艺下，集成电路版图中器件的设计规则，除去与数字集成电路版图设计通用的规则外，主要还有：NPN、PNP晶体管设计规则、电容设计规则和电阻设计规则等。

使用这些设计规则可以实现NPN、PNP、MOS电容和电阻等器件版图。

在绘制集成电路版图时，所绘制的各种基本图形尺寸不能小于这些设计规则要求的尺寸，否则将导致设计规则错误。

在Ledit软件环境下，完成设计规则检查的功能称为设计规则检查（Design Rule Check，DRC）。

在集成电路版图绘制过程中，需要经常性地使用DRC 功能来检查版图是否存在错误，这样做可以避免同时有太多违反设计规则的错误产生，有利于版图的完成效率和完成质量。

版图的设计规则是最小尺寸要求，将基本图形的尺寸有意绘制大些，DRC检查不认为是一种设计规则错误，但在整个集成电路中将造成芯片面积的巨大浪费，所以在布局基本图形时，充分考虑器件必要的几何尺寸参数的同时，使用尽量小的基本图形尺寸。

2.集成电路版图图层定义集成电路版图中的基本层就是相关工艺的光刻掩模。

NMOS、PMOS版图制作过程中有源区的不同，说明了N型和P型选择区是重要的有源区掺杂类型识别标记。