基于FPGA的集成电路芯片测试系统设计

基于FPGA的集成电路芯片测试系统设计
摘要：数字交换芯片是程控数字交换机中的关键性器件，主要实现数字交换的功能。

但是我国数字交换芯片主要依赖于国外进口，随着时间的推移，可能会面临国外厂家停产或停供的风险，随着国内用户需求的改变也会要求技术指标变化，依靠从国外进口难以及时满足国内需求。

因此，研究一种满足国内需求的数字交换芯片，实现数字交换芯片的自主可控很有必要。

关键词：FPGA；集成电路；分差定位法
引言
集成电路芯片测试主要是为了保证集成电路芯片质量，对集成电路芯片进行开短路测试，以此检验集成电路芯片是否出现故障，确保集成电路芯片能够充分发挥其应有的功能。

虽然在集成电路芯片技术的研发上已经取得了飞速的发展，但是集成电路芯片大多采用的是集成晶体管，且使用的集成晶体管数量比较多，从而增加了集成电路芯片的测试难度。

传统系统在开发时设计的测试算法运算过程比较复杂，且运算量比较大，导致传统系统对于集成电路芯片的测试时间比较长，已经无法满足集成电路芯片测试需求。

因此，本文提出基于FPGA的集成电路芯片测试系统设计。

1数字交换芯片组成结构分析
数字交换芯片是将串并转换、数字交换网络、并串转换集成在一起形成的产品，由于E1接口处理的是串行数据，数字交换网络处理的是并行数据，所以数字交换芯片接收端需要将串行数据转换为并行数据，数字交换芯片发送端需要将并行数据转换为串行数据，而实现业务上面的功能是在数字交换网络中完成。

数字交换芯片的组合电路包括串并转换模块、数据存储器模块、缓存器模块、寄存器模块、接续存储器模块、时钟模块、微处理器
模块以及并串转换模块。

本文根据数字交换芯片中“交换模式”与“消息模式”的工作机制，分析数字交换芯片各个组成电路之间的工作机制。

“交换模式”的工作思路为：串行PCM编码数据经过串并转换，按照母线号与时隙号固定存入数据存储器模块的相应单元内；寄存器模块通过微处理器接口模块接收来自微处理器的信号，并将此信号写到接续存储器模块；再将接续存储器中的内容作为数据存储器的地址，以某种顺序读出，接着写入缓存器模块，经过并串转换模块，将时隙交换后的串行PCM编码数据输出，从而实现数字交换的目的。

2集成电路芯片测试系统设计
2.1集成电路芯片测试器选型与设计
集成电路芯片测试器是系统的核心硬件设备，其主要是用于对集成电路芯片的检测，并采集其电路数据。

此次系统采用的是三线圈差动涡流电路芯片测试器，该测试器身体积小、质量轻，整体呈长方体，尺寸为100cm×75cm×240cm，型号为HUSDFA/S5ADA，采用的是220V电源电压，适用温度范围在-35～45℃，测量精确度可以达到0.15A，测试范围为10A。

三线圈差动涡流电路芯片测试器整体采用的是四针八线测试技术，每步有八针隔离，能够对集成电路芯片进行分离测试，前后两个检测线圈差值后输出测试信号，利用ADU225构成电磁感应信号，并且能够对集成电路芯片测试信号进行放大，放大后的测试信号可以达到毫伏级别。

测试器内置HAD高精芯片，最大能够实现156MHz速率采集、处理并测试集成电路芯片。

2.2电感的选择
在射频集成电路设计中常常要使用电感，往往设计者在设计时都希望有高性能高Q值的电感使用。

但是在实际的设计中，为了实现更高的集成度，往往都会将电感集成到芯片内部，所以如何在CMOS工艺中得到高性能的电感也是一个重要的课题。

通常电感的选择
有多种，主要可以分为平面结构电感、叠层结构电感以及其他特殊结构电感。

往往需要根据不同的应用，不同的面积要求设计不同的电感。

在设计电感时，我们往往需要考虑电感的横向尺寸参数，例如圈数n、金属线宽度w、金属线间隙s、线圈内径din、线圈外径dout、边数N等，但是同时我们也需要考虑纵向尺寸参数，往往纵向尺寸参数会影响电感的寄生电容以及寄生电阻，从而影响电感的Q值以及谐振点。

在设计中，我们往往采用顶层金属（本次设计为UTM层）从而减小顶层金属与衬底的寄生电容，同时在CMOS工艺中，顶层金属的厚度是所有金属层中最厚的，所以使用顶层金属可以降低电感的串联电阻，从而提高电感的Q值。

同时在本次设计中，为了提高电感的Q值，我们需要对于正常的八边形电感进行优化。

在高频时，平面螺旋电感的内圈磁场强度比较强，因为变化的磁场会在金属线上面产生电流，而在高频下，产生的电流往往会趋向性的在导体的内侧进行流动，这样会造成电流密度的分布不均，从而影响电感的Q值，所以在设计时，我们往往可以将平面螺旋电感的内圈的金属变窄，而外圈的金属宽度加宽，同时保持其他参数不变，通过这种设计的电感相较于正常的八边形电感具有更高的Q值以及更高的自谐振频率。

2.3数据接收模块的设计思路
数据接收模块主要由3个子模块构成，分别为32条母线串并转换模块、数据存储器控制模块以及数据存储器模块。

本文的设计指标为32条母线，每条母线输入数据的速率为8.192Mb/s。

根据E1接口标准，速率为8.192Mb/s时，每条母线一帧总共有128个时隙，因为有32条母线并且每条母线速率8.192Mb/s，因此数据存储器的RAM深度应该选择4096，经过串并转换生成的并行码是8bit，因此RAM的宽度应该选择8bit。

分析“交换模式”与“消息模式”的工作机制，为了实现RAM的读操作与写操作写相互独立，采用乒乓操作读写方式，“交换模式”与“消息模式”分别需要2个RAM。

3集成电路芯片测试信号波形恢复
集成电路芯片测试信号主要分为两种状态：一种是在测试时集成电路芯片接口处处于空载状态，此时测试终端开路处于反射状态，通过对测试时间以及测试脉冲的设定，由信号传输通道传输以及信号终端的反射获取到的回波信号；第二种是在测试时测试终端处于开路反射状态，在同样的测试时间和测试脉冲设定下，经过多次反射而得到的回波信号。

两种状态的测试信号区别在于信号延迟时间的长短，导致信号波形不一致，此次采用分差定位法对测试信号进行计算。

其过程如下：首先，将集成电路芯片测试信号的反射回波时间坐标轴对其排列，将每个集成电路芯片测试信号在状态1的回波时间调整为初始值，这样可以在状态2中总能找到一个脉冲信号，并且此脉冲信号的时间总是滞后于状态1的脉冲时间。

结束语
本文基于110nm工艺设计了一个应用于GPS波段的单片的低噪声放大器，该低噪声放大器采用了片外匹配电感从而降低芯片内部的面积。

同时，使用了平面螺旋电感作为负载电感，通过设计与仿真，该低噪声放大器在1.575GHz时，工作电流为6.6mA，增益为19.1dB，噪声系数为0.82dB,输入匹配与输出匹配均大于-10dBm，P1dB为-12dBm。