专用集成电路设计

1、说明下图中电路所实现的逻辑功能。
UDD
A
B
D
E
C
A
F=？
E
B
C
D
26 01.12.2021
2、画出由静态逻辑门实现F=A+BC功能的电路。
实现不带“非”的逻辑功能至少要用2级逻辑门，即一 个AOI门加一个反相器。
27 01.12.2021
结语
谢谢大家！
6 01.12.2021
由此可见： (1)、 如果要求下降时间与标准反相器相同， 则要求RN1
减小一倍， 那么与非门的NMOS管的宽长比(W/L)N比标准反相器的 NMOS管的宽长比(W/L)ON要大一倍， 即
W 2W L N L ON 那么与非门NMOS管宽度W要比标准反相器的NMOS管大一倍。
8 01.12.2021
5. 与非门中的体效应
图中一个 NMOS的衬底不接地， 所以该管的
UBS<0, 存在体效应， 该管的阈值电压将比UBS=0 的NMOS管阈值电压要大， 约为：
U TH 2N U TH 0 N U TH U TH 0 N
U BS 2
UD D
VP2
VP1
F AB
A
VN 2
B
4.3.3 CMOS与或非门和或与非门设计
CMOS与或非门要实现的逻辑函数为：F=AＢ+CD
1. 电路
(1) 、 NMOS 逻 辑 块 电 路 的 设 计 。 根 据 NMOS 逻 辑 块 “与串或并”的规律构成N逻辑块电路，如图 4-26所示。
A
C
A
C
AB
CD
B
D
B
D
图 4-26 NMOS逻辑块电路
19 01.12.2021
当 A=0 时，第二个反相器截止，传输门开启而导通，
B将通过传输门直接传到输出端， 即
A=0，F=B。
当A=1 时，传输门截止，第二个反相器工作，B经 反相后输出，故A=1，F=B。 逻辑关系见下表：
UDD
A
V1
V5
V3
A
B
V2
V6
V4
GND
FAB
20 01.12.2021
专用集成电路设计
CMOS与非门； CMOS或非门； CMOS与或非门； CMOS异或门； CMOS同或门； CMOS数据选择器； CMOS三态门和钟控CMOS逻辑电路； CMOS全加器
2 01.12.2021
4.3 全互补CMOS集成门电路
CMOS采用正逻辑，由NMOS管组成的逻辑块电路和 由PMOS管组成的逻辑块电路分别代替（反相器中)单个 NMOS管和单个PMOS管。
UDD F1 AB C A
B C
F1
C
A
B AB C
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UDD
F2 (A B)C
F2 AB C
17
4.3.4 CMOS三态门和钟控CMOS逻辑电路
三态门是具有三种输出状态的逻辑门，这三种状 态分别是高电平、低电平和高阻态。与普通反相器不 同的是，三态门增加了使能控制信号，如图所示。
VN 1
GND
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4.3.2 CMOS或非门设计 F=A+B UDD
UDD
RP2
1. 电路
A
RP1
CMOS或非门电路如图所示， B NMOS管并联，PMOS管串联。
FAB
S3
RN1 S1
Uo(t) RN2 S2 CL
2. 逻辑功能
GND
(a)
(b)
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3. RC模型及tr、 tf
对于NMOS逻辑遵循“与串或并”的规律；对于 PMOS管逻辑块，则遵循“或串与并”的规律。在这种 全互补集成电路中，P管数目和N管数目是相等的。
01.12.2021
管子个数=输入变量数×2
3
4.3.1 CMOS与非门设计 F=AB
1. 电路
CMOS与非门电路如图 4-21所示，其中NMOS管串 联，PMOS管并联，A、B为输入变量，F为输出。
4.3.6 CMOS同或门设计
同或门的函数式为：F同或门电路是将传输门、第二个反相器的
PMOS管和NMOS管的位置互换了。A=0，1和2反相器工作，传输
门截止，F=B； A=0，F=B。
UDD
UDD
A
V1
V5
V3
A
A
B
V2
V6
V4
GND
异或门电路
FAB
E′ A E
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VP1
VP2 FA
VN 2
VN 1
EA F
10 1 11 0
0 0 高阻 0 1 高阻
(a ) 电路
(b ) 逻辑功能
18
4.3.5 CMOS异或门设计 FA BA BA B
用两个CMOS反相器和一个CMOS传输门构成的
异或门电路如下图。
第一个反相器由V1、V2组成， 并由UDD供电，其输出为A。
➢ 或非门的RC模型如图所示，由图可得，该电路的延时：
上升时间：
UDD
UDD
RP2
tr=2.2(RP1+RP2)CL=2.2×2RP1CLA
下降时间：
B
tf
2.2
RN 1 2
CL
(双管导通)
FAB
RP1
S3
Uo(t)
RN1
RN2
S1
S2 CL
tf
2.2 RN1CL
(单管导通，最坏情况) GND (a)
(b)
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4. 或非门的版图设计
➢若要求驱动能力与标准反相器相同， 则 2RP1=RN1
根据
RN
p
W L
P
RP
n
W L
N
，
则：
W LP2pnW LN5.2W LN
N管并联，P管串联，且P管 的(W/L)P比N管的(W/L)N要 大得多。
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RP1 S1
RN 1 RN 2 S3
RP2 S2
UD D
Uo(t)
CL
图 4-22 (a)、(a)与非门的RC模型
tr
tf
(b)、输出(b信) 号上升和下降时间
与非门输出信号:
下降时间：tf=2.2(RN1+RN2)CL≈2.2×2RN1CL 上升时间：trRP1CLRP2CL/2 （一般情况）
trRP1CLRP2CL （最坏情况）
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V1
V5
V3
A
B
V2
V6
V4
GND
FA B
同或门电路
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4.3.7 CMOS数据选择器——传输门的应用
数据选择是指在多个输入中选择一路信号输出。 使用最普遍的数据选择器是双路选择器，即2选1电路， 它根据“地址”从两路中选择一路信号输出。用两个 传输门可组成一个2选1电路。
B
传 输门 Ⅰ
R P3
通一个。
S3
S4
tr=2.2(RP1+RP3)CL=2.2×2RP1CL
tf=2.2(RN1+RN2)CL=2.2×2RN1CL
RN1
RN3
RN2
RN4
若要求驱动能力一致，RP1=RN1， S 1
S2
则：(W/L)p=2.6 (W/L)N
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U o(t) CL
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3. 另一种与或非门和或与非门电路
A B
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PUMDODS “或串与并”
VP2
VP1
F AB
VN 2
NMOS “与串或并”
VN 1
GND
图 4–21 CMOS与非门
4
2. 逻辑功能
UD D
与非门所用管子数：
VP2
VP1
F AB M = 输入变量数×2
A
VN 2
B
VN 1
GND
5
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3. 与非门的RC模型及tr、 tf计算
BA
A B 1 ,A B 0 时 ,S C i
Ci
A B 0 ,A B 1 时 ,S C i Co
A
S
B
(a)
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3 S
4
5
Co 6 1 AB
AB 2
(b)
24
全加器进位信号
S u m A B C i
C o A C i B C i A B A B C i A B
第二个反相器由V5、V6组成， A 其输入为B。该反相器是一个特 殊的反相器，它不直接接电源
UDD
V1
V5
V3
A
B
UDD，而是由A和A供电，当A为1 时才正确加电而工作，而A=0时，
V2
V6
V4
第二个反相器的供电电压极性是
相反的，所以截止。
GND
FAB
传输门由V3、 V4组成，其控 制电压为A和A。
F
A
传 输门 Ⅱ
T
T
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4.3.9 CMOS全加器 ➢ 逻辑关系：
3 Ci
S 4
5
SumAB C i
BA Co
Ci A
S
B
Co 6 1
AB AB
2
(a)
(b)
C oAC iBC iABABC iAB
其中A、B分别为加数与被加数，Ci为低位向本位的
进位值，S为“和”，Co为本位向高位的进位值。
图 4-28 实现与或非运算的电路
15
01.12.2021
3. 与或非门的RC模型及管子尺寸设计：
图中，RP1=RP2≈RP3=RP4, RN1≈RN2=RN3≈RN4。
UDD
R P1
R P2
最坏情况下，晶体管驱动CL
S5
S6
充电时，S5、S6导通一个，S3、
S4导通一个。放电时，S1、S2导
R P4
(2)、 如果要求上升时间tr与下降时间tr一样， 则2RN1=RP1，
根据
RN
p
W L
P
RP
n
W L
N
，有
W LP2nPW LN1.3W LN
即PMOS管的尺寸比NMOS管稍大一点。
7 01.12.2021
4. 与非门的版图设计
UD D
VP2
VP1
F AB
A
VN 2
B
VN 1
GND
传输门5和6构成2选1选择器，
用 AB 和AB 作为控制
信号，A和Ci作为输入信号。
Ci
AB0, 则
A=B=1， Co=1=A=B
A=B=0， Co=0=A=B
即C0选择A或B。
3 S
4
5
AB1, 则
BA Ci
Co 6 1
A≠B，Co=Ci
Co
A
AB AB
2
S
B
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(a)
(b)
25
练习
➢ 真值表：
23 01.12.2021
➢ 全加器电路：SumAB C i C oAC iBC iABABC iAB
SA B C i (A B)C i(A B)C i
传输门1与反相器构成异或门；
Ci
传输门2与反相器构成同或门。
传输门3和4构成2选1选择器，
用 AB和 AB作为控制
信号，Ci和Ci作为输入信号。
13 01.12.2021
(2)、 PMOS逻辑块电路的设计 根据PMOS逻辑或串与并的规律构成PMOS 逻辑
块电路。
14 01.12.2021
(3)、将NMOS逻辑块与PMOS逻辑块连接，接上电源 和地，构成完整的逻辑电路，如图所示。
UDD
A
B
F AB CD
C
D
F AB CD
A
C
B
D
AB
CD