数字集成电路设计之版图设计技术

=
μn μp
.⎜⎛ W ⎝L
⎟⎞ ⎠ Neff
物理设计的目标之一：面积和性能的折中
串联FET版图设计
器件可以共用图形面积，以节省版图面积或降低复杂性
并联FET版图1
统一的版图可以使硅表面上有较高的集成度
并联FET版图2
互相分开的晶体管通常比共享源／漏区的晶体管占用更多的面积
NAND2和NOR2
§ 7.1 引言
版图设计方法示意图
数字集成电路
全定制
半定制
基于单元
基于阵列
标准单元 可编辑单元
宏单元
Pre-diffused
(门阵列)
Pre-wired
(FPGA's)
① 全定制方法
§ 7.1 引言
Intel 4004
设计 Iteration
半定制设计流程
版版图图前前仿立在有源区上，除去FOX（场氧，用于器 件电隔离）的区域是有源区。
z阱 在n阱中制造pFET 用于制造pFET的n阱接VDD(不低于S端电位即可)
FET图形俯视图
N+
N+
W
L
NFET
P+
P+
N阱
PFET
MOSFET
MOSFET：多晶POLY跨越n+或p+时 • POLY在离子注入前淀积，阻止掺杂剂离子注入到硅
z电路性能和成品率之间的折中。设计规则保守则成品率高， 但电路面积大、性能差一些；设计规则激进，则电路性能好、 面积小，但成品率低。
§ 7.3 版图设计规则
Relation of F&F（无生产线与代工的关系）
无生产线
Fabless
Design kits
工艺
Foundry
设计单位
芯片
Internet
Representation
§ 7.3 版图设计规则
§7.3.3 CMOS的N阱工艺设计规则
TSMC的0.35μmCMOS工艺MOSIS定义的全部工艺层
层名
层号 (GDSII)
对应的CIF 名称
说明
Contact
25
CCC
接触孔
N_well
42
CWN
N阱
Active
43
CAA
有源层
P_plus_select
版图 Layout
代工单位
§ 7.3 版图设计规则
§7.3.2 设计规则的描述
一、版图设计规则（design rule）描述 z以λ为单位：把大多数尺寸约定为λ的倍数
λ是工艺中能实现的最小尺寸，一般是用套刻间距 作为λ值，或者取栅长的一半 优点：版图设计独立于工艺和实际尺寸
通用性强，适合CMOS按比例缩小的发展规律 z以微米为单位：以微米为单位给出各种图形尺寸的要求 优点：灵活性大，能针对实际工艺水平；缺点：通用性差
2
多晶硅(Poly)
2
有源层(Active)
3
接触孔(Contact)
2*2(固定尺寸)
第一层金属(Metal1)
3
接触孔(Via1)
2*2(固定尺寸)
第二层金属(Metal2)
3
第二层多晶硅 (Electrode)
3
接触孔 (Via2)
2*2( 固定尺寸)
第三层金属 (Metal3)
5
§ 7.3 版图设计规则
44
CSP
P 型扩散
N_plus_select
45
CSN
N 型扩散
Poly
46
CPG
多晶硅
Electrode
56
CEL
第二层多晶硅
Metal1
49
CMF
第一层金属
Via
50
CVA 连接第一与第二层金属的接触孔
Metal2
51
CMS
第二层金属
Via2
61
CVS
连接第二与第三层金属的接触孔
Metal3
62
二输入与非门的电路图
二输入与非门的版图
NAND2和NOR2
二输入或非门的电路图
二输入或非门的版图
复合门的设计 f = a + b.c
电路图
版图
版图“铺瓦”技巧：交替倒置逻辑单元
“铺瓦”技巧：交替倒置逻辑单元
FET的布置
FET的尺寸确定：
例设计反相器，使pFET 和nFET具有相同的导通 电阻，则
W
H X
A
Y x
§ 7.4 版图描述语言CIF
命令 矩形 多边形 圆形 连线
掩膜层说明 结束命令 注释命令 图形符删除
与非门版图布局
VDD
VDD
OU
A
T OUT
B
OUT
A
B
VSS
VSS
(a)
(b)
或非门版图布局
传输门版图布局
MUX版图布局
C
A C
B
A OUT
OUT B
C
C
(a)
(b)
第 七
章 §7.4 版图描述语言CIF
§ 7.4 版图描述语言CIF
一、CIF概念
CIF是美国加州理工学院中介形式的英文缩写 （Caltech-Intermediate Form)： 几何描述语言 CIF文件由一组CIF命令组成
一、版图设计规则（design rule） 1、内容 z几何设计规则：规定了掩膜版各层几何图形的宽度、间 隔、重叠和两个独立的层间距离等的最小允许值（微米设 计规则和λ设计规则）。
z电学设计规则：每一层（扩散层、介质层、多晶硅层、 金属层）的寄生电阻、层与层之间的电容等电学参数的 影响和限制
§ 7.3 版图设计规则
2、接触孔
大小：2λ × 2λ 孔间距：1λ
§ 7.3 版图设计规则
扩散区和多晶硅对孔的覆盖：1λ
扩散区 多晶硅 接触孔
§ 7.3 版图设计规则
3、晶体管规则
λ λ
2λ
多晶硅 扩散区
接触孔
1)多晶硅与扩散区最小间距：λ 2)扩散区出头：2λ，以保证S或D有一定的面积 3)栅出头：2λ，否则会出现S、D短路的现象
§ 7.3 版图设计规则
§7.3.5 版图设计例子
1、CMOS反相器
VDD
Vin
Vout
反相器电路图
什么是版图？
一些位于不同图层上的几何图形 （通常是矩形或多边形）的集合
版图初识
硅表面：有源区（Active）+ FOX（场氧区） FOX场氧区：用于相邻FET绝缘 有源区：除FOX外的区域
N阱工艺中的MOSFET各层
第
七 章
版图设计技术
版图设计技术
7.1 引言 7.2 版图设计过程 7.3 版图设计规则
设计规则的内容与作用；设计规则的描述； CMOS的 N阱工艺设计规则；设计规则的基础；版图设计例子 7.4 版图描述语言 7.5 版图电学参数计算 电阻的估算；电容的估算
第 七
章 §7.1 引言
一、什么是版图？
3、 P阱规则
P阱 3λ
薄氧区
§ 7.3 版图设计规则
4λ 2λ/6λ
5λ 8λ
1) P阱最小宽度：A1=4λ 2）P阱间距： 两P阱同电位时2λ ，两P阱异电位6λ 3）P阱边沿与内部薄氧化区（有源区）的间距3λ 4）P阱边沿与外部薄氧化区（有源区）的间距5λ 5）P管薄氧化区与N管薄氧化区的间距8λ
1、多晶体接触与Metal1的连接
2、Metal1与有源区接触contact
只有Metal1能够连接n+和p+。 contact尺寸固定，由工艺决定。
有源区接触形成
FET漏和源端与Metal1的连接
3、金属层1与POLY
Metal1用于连接衬底、阱、n+、p+、POLY、Metal2
金属线与有源区接触
五、接触孔：金属1和多晶硅、扩散区接触端子 1、Metal1与多晶体接触 2、 Metal1与扩散区接触 3、 Metal1与POLY接触 4、 Metal1与METAL2 接触（通孔via）
金属互连层 z 金属层之间以及金属层与晶体管之间用绝缘层实现电绝缘
z相邻导电层之间的电接触：在隔离氧化层上形成接触孔和通孔
4、通孔via和多层金属
z金属之间连接孔称为via z金属同其它物质连接称为contact
用通孔实现Metal1与Metal2之间的连接
防止闩锁措施：
（1）放置pFET的n阱与VDD良好接触，nFET附近的衬底与地良 好接触，使体电阻减小。
（2）采用不直接在衬底上制造管子的非体硅CMOS 工艺，如SOI不形成pnpn,双阱工艺能大大降低闩锁可能性 。
§ 7.1 引言
多晶硅 金属1 扩散区 在扩散区上的金属
§ 7.1 引言
二、版图设计方法 集成电路的设计内容：系统设计、逻辑设计、电路设计 和 版图设计
1、按版图设计自动化程度分: 人工版图设计方法（手工设计）、计算机辅助设计CAD 方法（半自动设计）和全自动设计
2、按版图结构及制造方法分 半定制（semi-custom）和全定制（full-custom ）
处是氮化硅掩蔽层，该处不会长场氧化层 三、多晶硅：做硅栅和多晶硅连线。封闭图形处，保
留多晶硅
四、有源区注入区：ndiff和pdiff：即n+和p+。过去 工艺采用扩散技术，存在垂直边缘扩散问题，现代技 术是离子注入。
n+={nselect掩模}∩(active掩模） ∩{Not(Poly)}
P+= {nWell} ∩ { pSelect} ∩{Active} ∩ {Not(Poly)}
物理设计的目标之一：面积和性能的折中
1.所有管子都取为允许的最小尺寸
2. 使NMOS管和PMOS管有相同的导电因子
Wp=2WN
3. 速度不退化:取串联管子增大n倍的设计
n 输入与非门WN=nWP n 输入或非门Wp=nWN
4.最佳性能:全对称设计 KNeff=KPeff
⎜⎛ W ⎝L
⎟⎞ ⎠ Peff
中，有自对准作用。 • 电路提取：
nFET={nSelect} ∩{Active} ∩{Poly} pFET={pSelect} ∩{Active} ∩{Poly} ∩{nWell}
硅栅CMOS工艺版图与工艺的关系
一、阱：做N阱封闭图形处，形成P晶体管的衬底 二、有源区：做晶体管的区域（GDSB区），封闭图形
§ 7.3 版图设计规则
设计规则－CMOS版图层表示
Layer
Well (p,n) Active Area (n+,p+) Select (p+,n+) Polysilicon Metal1 Metal2 Contact To Poly Contact To Diffusion Via
Color
Yellow Green Green Red Blue Magenta Black Black Black
⎜⎛ W ⎝L
⎟⎞ ⎠P
=
μn μp
.⎜⎛ W ⎝L
⎟⎞ ⎠n
大宽长比管子的版图画法： 采用平行连接FET，m W/L
FET水平布置
反相器的另外一种表示方法：垂直布置
优点：宽度容易调整
反相器版图
VDD
IN
OUT
VSS (a)
VDD
OUT
IN
IN
VSS
VSS VDD
OUT
(b)
(c)
大尺寸反相器
§7.3.4 设计规则的基础
1、宽度和间距 最小间距： 各几何图形外边界之间的距离 最小宽度： 封闭几何图形的内边之间的距离
§ 7.3 版图设计规则
最小交迭：
1）一几何图形内边界到另一图形的内边界长度(overlap) 2）一几何图形外边界到另一图形的内边界长度(extension)
Y X
(a)
(b)
每条命令由分号隔开 每个文件的最后由结束命令结尾
CIF解释程序：在各种图形设备（绘图机、彩显）上输出 版图，或生成制版数据PG带去制版
图案发生器方法 (PG: Pattern Generator)
在PG法中, 规定layout的基本 y 图形为矩形. 任何版图都将分 解成一系列各种大小、不同 位置和方向的矩形条的组合. 每个矩形条用5个参数进行描 述: (X, Y, A, W, H)
2、作用： z 电路设计、版图设计一方和芯片生产制造一方可以实行 专业分工，设计规则规定了生产中可以接受的几何尺寸要 求和可以达到的电学性能。
zIC工程师和工艺工程师之间相互制约的规定，两者沟通的 桥梁。通过设计规则，电路工程师不必了解工艺细节就可 以成功的设计出电路；而工艺工程师也不需要了解电路内 容就可以成功的制造出电路。
§ 7.1 引言
设计说明
HHDDLL语语言言 逻逻辑辑综综合合
FFlolooorprplalannnniningg 布布局局 布布线线
制版数据
行为级 结构级
物理级
过渡到自动和规则结构
§ 7.1 引言
Intel 4004 (‘71)
Intel 8080
Intel 8085
Intel 8286
Intel 8486
第 七
章 §7.2 版图设计过程
版图设计过程
1）版图设计输入：电路 所含的元件说明和网表
2）版图设计输出：芯片 制作所需的版图数据
§ 7.2 版图设计技术
电路描述 划分 布图规划 布局
总体布线 详细布线 版图数据
第 七
章 §7.3 版图设计规则
§ 7.3 版图设计规则
§7.3.1 设计规则的内容与作用
CMT
第三层金属
Glass
52
COG
钝化玻璃
§ 7.3 版图设计规则
TSMC_0.35μm CMOS工艺中各版图层的线条最小宽度
层 (layer)
最小宽度(minWidth) 单位：lambda=0.2μm
N 阱(N_well)
12
扩散层 (P_plus_select/N_plus_select)