McBSP很有用
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McASP1+GPIO功能有效，HPI功 能无效
5
片上外设复用外部引脚
Timer0+Timer1+McBSP 0+McBSP1和 McASP0+IIC1+IIC0复用 引脚。这些引脚由片上设 备配置寄存器DEVCFG (019C 0200~ 019C 02FF) 中的McBSP0DIS, McBSP1DIS, TOUT0SEL, TOUT1SEL 等位来确定
片)、串行A/D、D/A接口 (5) 直接与T1/E1帧、ST-BUS兼容芯片、IOM-2兼容芯片、
AC97兼容芯片、IIS兼容芯片、SPI芯片接口 (6) 最多可实现128个通道的发送和接收
7
多通道缓冲串口(McBSP)概述
(7) 支持8/12/16/20/24/32bit的数据宽度 (8) 内置u-律和A-律压控硬件 (9) 对8bit 数据的传输，可选择LSB或MSB方式 (10)可设置帧同步信号和数据时钟信号的极性 (11)内部传输时钟和帧同步信号可编程程度高
XSR: 发送移位寄存器 RSR: 接收移位寄存器 RBR: 接收缓冲寄存器
DXR
外设总线 EDMA总线
McBSP0 018C 0004H
3000 0000H~ 33FF FFFFH
• DR管脚上接收到的数据先移 McBSP1 0190
3400 0000H~
位进入RSR，然后被复制到
0004H 37FF FFFFH
• FSRM=FSXM=0， 帧同步信号FSR和FSX由外部输入。 McBSP在内部时钟的CLKR_int和CLKX_int的下降沿处 检测这些信号。到达DR引脚的接收数据也在CLKR_int 的下降沿处被采样。内部时钟信号或由来自CLK(R/X)引 脚的外部源驱动，或由McBSP的采样率发生器时钟 (CLKG)驱动
RPHA 31 SE
XPHA 31 SE
RFRLE 8~14/ N(1/2) 24~30
XFRLE 8~14/ N(1/2) 24~30
R
5~7/
WDLE 21~23 N(1/2)
X
5~7/
WDLE 21~23 N(1/2)
控制内容
接收1帧中的相位 数
发送1帧中的相位 数
接收帧中，phase 1/phase 2的长度
3
4
片上外设复用外部引脚
HPI和McASP1+GPIO复用引 脚，这些引脚的功能选用由复 位时HD14(HPI_EN)引脚的状 态来确定：
HD14=0，配置为McASP1+GPIO HD14=1，配置为HPI
SEED-DEC6713模板上，引脚 HD14片内上拉，片外通过跳针 JP8下拉。缺省情况下，JP8短 路，即SEED-DEC6713缺省配置
• 所有串口的内部帧同步信号是高电平有效的。
• 串口被配置为外部帧同步(FSR/FSX为McBSP的输入)， 并且FSRP=FSXP=0，外部有效(低电平)的帧同步信号在 被送到接收信号(FSR_int)和发送信号(FSX_int)之前反相
• 如果内部同步被选择(FSR/FSX为输出并且GSYNC=0)， 则FSRP=FSXP=1时，内部有效(高电平)的同步信号在被 送到FS(R/X)引脚之前被反相。
Compress
RSR
XSR
DR FSR CLKR CLKX FSX DX
10
McBSP的数据通道
• 数据通道完成数据的发送和
DXR: 发送数据寄存器
接收。
DRR: 接收数据寄存器
• CPU或 DMA控制器向DXR写 入待发送的数据，从DRR读 取接收到的数据
• 写入DXR的数据通过XSR移 位输出至DX管脚。
可以设置的参数： (1)FSR, FSX, CLKX, CLKR的极性；(2) 选择单相帧或二相帧；(3)定义每相中数据单元的个数； (4)定义每相中1个数据单元的位数；(5)帧同步信号是否 触发开始新的串行数据流；(6)帧同步信号与第1个数据 位之间的延迟，可以是0/1/2bit延迟。(7)接收数据的左右 调整，进行符号扩展或是填充0
XFIG 18 发送帧信号忽略
RDATDLY 16~17 接收数据延迟
XDATDLY 16~17 发送数据延迟
RWDRE 4
VRS
32bit 数据的接收顺 序取反
XWDRE 4
VRS
32bit 数据的发送顺 序取反
14
采样率发生器寄存器(SRGR) 的各个控制位
名字
字段 控制内容
GSYNC 31
采用外部时钟时(CLKM=0)，采样率发生器的时钟同步
CLKR/ CLKX FSR/FSX
DR/DX A1 A0
B7 B6 B5 B4 B3 B2 B1 B0
帧同步信号和时钟信号操作实例
17
(1)FSR, FSX, CLKX, CLKR的极性设置
管脚控制寄存器(PCR)的FS(R/X)M位设置帧同步脉冲由内 部采样率发生器输出或是由外部输入； CLK(R/X)M位设 置收发时钟信号是由内部采样率发生器输出或是由外部 输入。
• 发送端： CLKXP设置用于移位和输出发送数据的信号 边沿。数据总是在CLKX_int上升沿被发送
(1)CLKXP=1，外部时钟被选择(CLKXM=0和CLKX为输入)： CLKX上的外部下降沿触发输入时钟在送到发送器之前被 反相为一个上升边沿触发时钟。
19
(2)CLKXP=1，内部时钟被选择(CLKXM=1和CLKX为输出)： 内部时钟(上升边沿触发)CLKX上在被送到CLKX引脚之 前被反相。
管脚控制寄存器(PCR) 的各个控制位
名字
字段 控制内容
RIOEN
12 /RRSEN
13 /XRST=0时，接收端的通用I/O模式
FSXM
11 发送帧同步模式
FSRM
10 接收帧同步模式
CLKRM
8
接收时钟模式
CLKXM
9
发送时钟模式
CLKS_STAT 6
在通用I/O模式下，CLKS管脚状态
Timer0和Timer1 1个通用I/O模块 GPIO
2
UART = Universal Asynchronous Receiver Transmitter,通用异步收发器
CODEC(立体声)
立体声 输入
麦克风输入
立体声输出
RS232/RS485/ 双路
RS422
UART
DSP
USB 计算机USB口 2.0
RBR中，RBR再将数据复制 DRR 外设总线 EDMA总线
到DRR中，最后等候CPU或 DMA控制器将数据读走
McBSP0 018C 0000H
McBSP1 0190
3000 0000H~ 33FF FFFFH
3400 0000H~
多级缓冲结构使片内的数据读写
0000H 37FF FFFFH
和外部的数据通信同时进行
6
多通道缓冲串口(McBSP)概述
• McBSP: Multi-channel Buffered Serial Port；一种多功能 的同步串行通信接口，具有很强的可编程能力，可以配置 为多种同步串口标准，直接与各种器件高速接口
• McBSP的特点 (1) 全双工串行通信 (2) 双缓冲数据寄存器，允许连续的数据流 (3) 独立的收发帧同步和时钟信号 (4) 可以与工业标准的Codec(编/解码器)、AICs(模拟接口芯
RCR
接收控制寄存器
018C 000CH 0190 000CH
XCR
发送控制寄存器
018C 0010H 0190 0010H
SRGR 采样率发生器寄存器 018C 0014H 0190 0014H
MCR 多通道控制寄存器
018C 0018H 0190 0018H
RCER 接收通道使能寄存器 018C 001CH 0190 001CH
XINT：发送中断，送往CPU
控
REVT：接收同步事件，送往DMA控制器 制
通
XEVT：发送同步事件，送往DMA控制器 道
McBSP的内部结构框图
9
McBSP
McBSP结构与原理
REVT
DMA
XEVT
RINT
CPU
XINT
Data Bus
DRR
DXR
Expand RBR
SPC Control Logic
XCER 发送通道使能寄存器 018C 0020H 0190 0020H
PCR
管脚控制寄存器
018C 0024H
0190 0024H
12
串口控制寄存器(SPCR)的各个控制位
名字 字段 控制内容
名字 字段 控制内容
FREE 25
SOFT 24
/FRST 23
帧同步发生器复 位
/GRST 22
采样率发生器复 位
• 接收端： CLKRP设置用于采样接收数据的时钟边沿。 接收数据总是在CLKR_int下降沿被采样
(1)CLKRP=1，外部时钟被选择(CLKRM=0和CLKR为输入 引脚)：CLKR上的外部上升沿触发输入时钟在被送到接 收器之前被反相为下降沿时钟。
Level 2 Cache/Memory 256K Bytes SRAM
McBSP1
OR
IIC 1
HPI
OR
GPIO McASP 1
IIC 0
2 Timers
C67xTM DSP Core
Level 1 Data Cache
4K Bytes
• C6713片上集成有丰 富的外设：
2个McBSP 2个McASP 2个IIC总线 1个16位HPI接口 2个32位通用定时器
11
McBSP的控制通道
• 控制通道完成的任务包括内部时钟产生、帧同步信号产生、 对这些信号的控制以及多通道的选择等
• 控制通道还负责产生中断信号送往CPU，产生同步事件通 知DMA控制器等
缩写
McBSP控制寄存器名 McBSP0
McBSP1
SPCR 串口控制寄存器
018C 0008H 0190 0008H
发送帧中，phase 1/phase 2的长度
接收帧的phase 1/phase 2中，数 据单元的字长
发送帧的phase 1/phase 2中，数 据单元的字长
名字 字段 控制内容
RCOMP 19~20 接收压控模式 AND
XCOMP 19~20 发送压控模式 AND
RFIG 18 接收帧信号忽略
CLKSP 30
选择产生CLKG和FSG信号时，对应CLKS的边沿极性
CLKSM 29
选择采样率发生器的输入时钟源
FSGM 28
当FSXM=1时，选择采样率发生器产生发送帧同步的方 式
FPER 16~27 帧周期
FWID 8~15 帧信号的脉冲宽度
CLKGDV 0~7 采样率发生器时钟的分频因子
15
RINTM 4~5 接收中断模式
XINTM 20~21 发送中断模式
RSYN 3
CERR
接收同步错误
XSYNC 19
ERR
发送同步错误
/XEMP 18 TY
发送移位寄存器 (XSR)空
RFULL 2
RRDY 1
XRDY 17
/RRST 0
/XRST 16
DLB
15
RJUST 13~ 14
CLKSTP 11~ 12
8
McBSP的信号接口
McBSP接口信号
• CLKX：串行发送器位-时钟引脚 • FSX： 串行发送器帧同步引脚 • DX： 串行发送器数据引脚
• CLKR：串行接收器位-时钟引脚 • FSR： 串行接收器帧同步引脚 • DR： 串行接收器数据引脚
• CLKS：外部位-时钟输入引脚
数据通道
RINT：接收中断，送往CPU
ZDXENA 7
接收移位寄存器 (RSR)满，出错状 态
接收准备好
发送准备好
接收复位
发送复位
数据链路回馈模式
接收数据的符号扩 展以及调整模式
时钟的停止模式， 用于SPI模式中 DX管脚使能，仅用 于C6211/C6711
13
接收控制寄存器(RCR)和 发送控制寄存器(XCR)的各个控制位
名字 字段
• FSRM=FSXM=1， 帧同步信号FSR和FSX由采样率发生 器输出。它们在内部时钟的CLKR_int和CLKX_int的上升 沿处产生(变为有效状态)。 在CLKX_int的上升沿处DX引 脚上的数据输出
18
• FSR, FSX, CLKX, CLKR的极性由PCR寄存器的 FS(R/X)P、 CLK(R/X)P位配置
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C6000的片上外设
1
TMS320C6713 Floating-Point DSP
EMIF
McBSP 0
OR
McASP 0
Level 1 Program
Cache 4K Bytes
Enhanced DMA Controller (EDMA) 16 Channel
DX_STAT
5
在通用I/O模式下，DX管脚状态
DR_STAT
4
在通用I/O模式下，DR管脚状态
FSRP
3
接收端的帧同步极性
FSXP
2
发送端的帧同步极性
CLKXP
1
发送时钟极性
CLKRP
0
接收时钟极性
16
帧同步信号和时钟的配置
CLKR/CLKX：接收/发送串行数据流的同步时钟；
帧同步信号FSR和FSX：定义一批数据(一个数据单元/帧) 传输的开始
5
片上外设复用外部引脚
Timer0+Timer1+McBSP 0+McBSP1和 McASP0+IIC1+IIC0复用 引脚。这些引脚由片上设 备配置寄存器DEVCFG (019C 0200~ 019C 02FF) 中的McBSP0DIS, McBSP1DIS, TOUT0SEL, TOUT1SEL 等位来确定
片)、串行A/D、D/A接口 (5) 直接与T1/E1帧、ST-BUS兼容芯片、IOM-2兼容芯片、
AC97兼容芯片、IIS兼容芯片、SPI芯片接口 (6) 最多可实现128个通道的发送和接收
7
多通道缓冲串口(McBSP)概述
(7) 支持8/12/16/20/24/32bit的数据宽度 (8) 内置u-律和A-律压控硬件 (9) 对8bit 数据的传输，可选择LSB或MSB方式 (10)可设置帧同步信号和数据时钟信号的极性 (11)内部传输时钟和帧同步信号可编程程度高
XSR: 发送移位寄存器 RSR: 接收移位寄存器 RBR: 接收缓冲寄存器
DXR
外设总线 EDMA总线
McBSP0 018C 0004H
3000 0000H~ 33FF FFFFH
• DR管脚上接收到的数据先移 McBSP1 0190
3400 0000H~
位进入RSR，然后被复制到
0004H 37FF FFFFH
• FSRM=FSXM=0， 帧同步信号FSR和FSX由外部输入。 McBSP在内部时钟的CLKR_int和CLKX_int的下降沿处 检测这些信号。到达DR引脚的接收数据也在CLKR_int 的下降沿处被采样。内部时钟信号或由来自CLK(R/X)引 脚的外部源驱动，或由McBSP的采样率发生器时钟 (CLKG)驱动
RPHA 31 SE
XPHA 31 SE
RFRLE 8~14/ N(1/2) 24~30
XFRLE 8~14/ N(1/2) 24~30
R
5~7/
WDLE 21~23 N(1/2)
X
5~7/
WDLE 21~23 N(1/2)
控制内容
接收1帧中的相位 数
发送1帧中的相位 数
接收帧中，phase 1/phase 2的长度
3
4
片上外设复用外部引脚
HPI和McASP1+GPIO复用引 脚，这些引脚的功能选用由复 位时HD14(HPI_EN)引脚的状 态来确定：
HD14=0，配置为McASP1+GPIO HD14=1，配置为HPI
SEED-DEC6713模板上，引脚 HD14片内上拉，片外通过跳针 JP8下拉。缺省情况下，JP8短 路，即SEED-DEC6713缺省配置
• 所有串口的内部帧同步信号是高电平有效的。
• 串口被配置为外部帧同步(FSR/FSX为McBSP的输入)， 并且FSRP=FSXP=0，外部有效(低电平)的帧同步信号在 被送到接收信号(FSR_int)和发送信号(FSX_int)之前反相
• 如果内部同步被选择(FSR/FSX为输出并且GSYNC=0)， 则FSRP=FSXP=1时，内部有效(高电平)的同步信号在被 送到FS(R/X)引脚之前被反相。
Compress
RSR
XSR
DR FSR CLKR CLKX FSX DX
10
McBSP的数据通道
• 数据通道完成数据的发送和
DXR: 发送数据寄存器
接收。
DRR: 接收数据寄存器
• CPU或 DMA控制器向DXR写 入待发送的数据，从DRR读 取接收到的数据
• 写入DXR的数据通过XSR移 位输出至DX管脚。
可以设置的参数： (1)FSR, FSX, CLKX, CLKR的极性；(2) 选择单相帧或二相帧；(3)定义每相中数据单元的个数； (4)定义每相中1个数据单元的位数；(5)帧同步信号是否 触发开始新的串行数据流；(6)帧同步信号与第1个数据 位之间的延迟，可以是0/1/2bit延迟。(7)接收数据的左右 调整，进行符号扩展或是填充0
XFIG 18 发送帧信号忽略
RDATDLY 16~17 接收数据延迟
XDATDLY 16~17 发送数据延迟
RWDRE 4
VRS
32bit 数据的接收顺 序取反
XWDRE 4
VRS
32bit 数据的发送顺 序取反
14
采样率发生器寄存器(SRGR) 的各个控制位
名字
字段 控制内容
GSYNC 31
采用外部时钟时(CLKM=0)，采样率发生器的时钟同步
CLKR/ CLKX FSR/FSX
DR/DX A1 A0
B7 B6 B5 B4 B3 B2 B1 B0
帧同步信号和时钟信号操作实例
17
(1)FSR, FSX, CLKX, CLKR的极性设置
管脚控制寄存器(PCR)的FS(R/X)M位设置帧同步脉冲由内 部采样率发生器输出或是由外部输入； CLK(R/X)M位设 置收发时钟信号是由内部采样率发生器输出或是由外部 输入。
• 发送端： CLKXP设置用于移位和输出发送数据的信号 边沿。数据总是在CLKX_int上升沿被发送
(1)CLKXP=1，外部时钟被选择(CLKXM=0和CLKX为输入)： CLKX上的外部下降沿触发输入时钟在送到发送器之前被 反相为一个上升边沿触发时钟。
19
(2)CLKXP=1，内部时钟被选择(CLKXM=1和CLKX为输出)： 内部时钟(上升边沿触发)CLKX上在被送到CLKX引脚之 前被反相。
管脚控制寄存器(PCR) 的各个控制位
名字
字段 控制内容
RIOEN
12 /RRSEN
13 /XRST=0时，接收端的通用I/O模式
FSXM
11 发送帧同步模式
FSRM
10 接收帧同步模式
CLKRM
8
接收时钟模式
CLKXM
9
发送时钟模式
CLKS_STAT 6
在通用I/O模式下，CLKS管脚状态
Timer0和Timer1 1个通用I/O模块 GPIO
2
UART = Universal Asynchronous Receiver Transmitter,通用异步收发器
CODEC(立体声)
立体声 输入
麦克风输入
立体声输出
RS232/RS485/ 双路
RS422
UART
DSP
USB 计算机USB口 2.0
RBR中，RBR再将数据复制 DRR 外设总线 EDMA总线
到DRR中，最后等候CPU或 DMA控制器将数据读走
McBSP0 018C 0000H
McBSP1 0190
3000 0000H~ 33FF FFFFH
3400 0000H~
多级缓冲结构使片内的数据读写
0000H 37FF FFFFH
和外部的数据通信同时进行
6
多通道缓冲串口(McBSP)概述
• McBSP: Multi-channel Buffered Serial Port；一种多功能 的同步串行通信接口，具有很强的可编程能力，可以配置 为多种同步串口标准，直接与各种器件高速接口
• McBSP的特点 (1) 全双工串行通信 (2) 双缓冲数据寄存器，允许连续的数据流 (3) 独立的收发帧同步和时钟信号 (4) 可以与工业标准的Codec(编/解码器)、AICs(模拟接口芯
RCR
接收控制寄存器
018C 000CH 0190 000CH
XCR
发送控制寄存器
018C 0010H 0190 0010H
SRGR 采样率发生器寄存器 018C 0014H 0190 0014H
MCR 多通道控制寄存器
018C 0018H 0190 0018H
RCER 接收通道使能寄存器 018C 001CH 0190 001CH
XINT：发送中断，送往CPU
控
REVT：接收同步事件，送往DMA控制器 制
通
XEVT：发送同步事件，送往DMA控制器 道
McBSP的内部结构框图
9
McBSP
McBSP结构与原理
REVT
DMA
XEVT
RINT
CPU
XINT
Data Bus
DRR
DXR
Expand RBR
SPC Control Logic
XCER 发送通道使能寄存器 018C 0020H 0190 0020H
PCR
管脚控制寄存器
018C 0024H
0190 0024H
12
串口控制寄存器(SPCR)的各个控制位
名字 字段 控制内容
名字 字段 控制内容
FREE 25
SOFT 24
/FRST 23
帧同步发生器复 位
/GRST 22
采样率发生器复 位
• 接收端： CLKRP设置用于采样接收数据的时钟边沿。 接收数据总是在CLKR_int下降沿被采样
(1)CLKRP=1，外部时钟被选择(CLKRM=0和CLKR为输入 引脚)：CLKR上的外部上升沿触发输入时钟在被送到接 收器之前被反相为下降沿时钟。
Level 2 Cache/Memory 256K Bytes SRAM
McBSP1
OR
IIC 1
HPI
OR
GPIO McASP 1
IIC 0
2 Timers
C67xTM DSP Core
Level 1 Data Cache
4K Bytes
• C6713片上集成有丰 富的外设：
2个McBSP 2个McASP 2个IIC总线 1个16位HPI接口 2个32位通用定时器
11
McBSP的控制通道
• 控制通道完成的任务包括内部时钟产生、帧同步信号产生、 对这些信号的控制以及多通道的选择等
• 控制通道还负责产生中断信号送往CPU，产生同步事件通 知DMA控制器等
缩写
McBSP控制寄存器名 McBSP0
McBSP1
SPCR 串口控制寄存器
018C 0008H 0190 0008H
发送帧中，phase 1/phase 2的长度
接收帧的phase 1/phase 2中，数 据单元的字长
发送帧的phase 1/phase 2中，数 据单元的字长
名字 字段 控制内容
RCOMP 19~20 接收压控模式 AND
XCOMP 19~20 发送压控模式 AND
RFIG 18 接收帧信号忽略
CLKSP 30
选择产生CLKG和FSG信号时，对应CLKS的边沿极性
CLKSM 29
选择采样率发生器的输入时钟源
FSGM 28
当FSXM=1时，选择采样率发生器产生发送帧同步的方 式
FPER 16~27 帧周期
FWID 8~15 帧信号的脉冲宽度
CLKGDV 0~7 采样率发生器时钟的分频因子
15
RINTM 4~5 接收中断模式
XINTM 20~21 发送中断模式
RSYN 3
CERR
接收同步错误
XSYNC 19
ERR
发送同步错误
/XEMP 18 TY
发送移位寄存器 (XSR)空
RFULL 2
RRDY 1
XRDY 17
/RRST 0
/XRST 16
DLB
15
RJUST 13~ 14
CLKSTP 11~ 12
8
McBSP的信号接口
McBSP接口信号
• CLKX：串行发送器位-时钟引脚 • FSX： 串行发送器帧同步引脚 • DX： 串行发送器数据引脚
• CLKR：串行接收器位-时钟引脚 • FSR： 串行接收器帧同步引脚 • DR： 串行接收器数据引脚
• CLKS：外部位-时钟输入引脚
数据通道
RINT：接收中断，送往CPU
ZDXENA 7
接收移位寄存器 (RSR)满，出错状 态
接收准备好
发送准备好
接收复位
发送复位
数据链路回馈模式
接收数据的符号扩 展以及调整模式
时钟的停止模式， 用于SPI模式中 DX管脚使能，仅用 于C6211/C6711
13
接收控制寄存器(RCR)和 发送控制寄存器(XCR)的各个控制位
名字 字段
• FSRM=FSXM=1， 帧同步信号FSR和FSX由采样率发生 器输出。它们在内部时钟的CLKR_int和CLKX_int的上升 沿处产生(变为有效状态)。 在CLKX_int的上升沿处DX引 脚上的数据输出
18
• FSR, FSX, CLKX, CLKR的极性由PCR寄存器的 FS(R/X)P、 CLK(R/X)P位配置
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C6000的片上外设
1
TMS320C6713 Floating-Point DSP
EMIF
McBSP 0
OR
McASP 0
Level 1 Program
Cache 4K Bytes
Enhanced DMA Controller (EDMA) 16 Channel
DX_STAT
5
在通用I/O模式下，DX管脚状态
DR_STAT
4
在通用I/O模式下，DR管脚状态
FSRP
3
接收端的帧同步极性
FSXP
2
发送端的帧同步极性
CLKXP
1
发送时钟极性
CLKRP
0
接收时钟极性
16
帧同步信号和时钟的配置
CLKR/CLKX：接收/发送串行数据流的同步时钟；
帧同步信号FSR和FSX：定义一批数据(一个数据单元/帧) 传输的开始