第4章-数字式移相信号发生器的设计

第4章
2. DDS DDS技术将输出波形的一个完整周期的幅度值都顺 序地存放在波形存储器中, 通过控制相位增量产生频 率、相位可控制的波形。DDS电路一般包括基准时钟、 相位增量寄存器、相位累加器、波形存储器、D/A转换 器和低通滤波器（LPF）等模块, 如图4.4所示。
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相位 增量
相位
地址
K
m
ax
128 359 45
1021.55
则相位控制字K的位数取10 bit就能满足设计任务关于
移相的要求（分辨率为1°, 移相范围是0～359°）。
若“相位加法器”采用24 bit加法器实现, 则上述10 bit的相位控制字应扩展成24 bit, 具体扩展方法是在上述 10 bit相位控制字后面（右边）添加14个逻辑0就可以了。
基于DDS技术的数字式移相信号发生器的主 要模块框图如图4.5所示。
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频率 控制 字 寄 存 器
相位 控制 字 寄 存 器
相位 累加 器
相位 加法 器
寄 存
Address1
器
寄 存
Address2
器
图4.5 基于DDS技术的数字式移相信号发生器主要模块框图
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3. 1)确定系统时钟频率fcp 不妨设输出信号最高频率为fmax 、最高频率 fmax下的最少采样点数为Smin , 则有
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4.3 系统硬件设计
4.3.1 DDS 1. DDS 1971年, 美国学者J.Tierncy、C.M.Rader和B.Gold提出了以全数
字技术从相位概念出发直接合成所需波形的一种新的频率合成原理。 随着电子技术的发展和水平的提高, 一种新的频率合成技术——直接数 字频率合成（DDS, Direct Digital Synthesis）技术得到了飞速发展。 DDS技术是一种把一系列数字形式的信号通过D/A转换而成模拟形式的 信号合成技术, 目前使用最广泛的一种DDS方式是利用高速存储器作查 找表, 然后通过高速D/A转换输出已经用数字形式存入存储器的正弦波。
波形
CPU
寄存 器
累加 器
寄存 器
存储 器
时 钟
fc p
DDS 发生 器 信号 输出
D/A 低通 滤波 器
图4.4 DDS的基本原理图
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相位增量寄存器寄存频率控制数据, 相位累加器完成相位累加 的功能, 波形存储器存储波形数据的一个周期幅度值数据, D/A转 换器将数字量形式的波形幅值数据转化为所要求合成频率的模拟量 形式信号, 低通滤波器可滤除高次谐波分量。
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D/A 单 片 机
D/A
滤波 器 正弦 波 幅度 控制 信号 输出 A 滤波 器 正弦 波 幅度 控制 信号 输出 B
图4.2 以MCU为核心的实现方案原理框图
第4章
此方法产生的信号频率范围、步进值取决于所采用的每个周期的 输出点数及单片机执行指令的时间（与单片机的结构及选用的晶体振 荡频率等有关）。此方案的优点是硬件电路简单, 所用器件少, 可相 对容易地产生各种波形, 在低频区基本上能实现所要求的功能；缺点 是控制较复杂, 精度不易满足, 生成波形的频率范围小, 特别是难以 生成高频波形。
fcp≥fmax·Smin (4.2) 由式(4.2)确定系统时钟频率fcp的下限值。同时
f
fcp 2N
(4.3)
fmax·Smin=20 kHz×360=7.2 MHz, 即fcp≥7.2
MHz, 为了方便获得时钟脉冲, 取fcp=10 MHz 。
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2) 确定相位累加器的位数N 因为信号频率分辨率Δf=fcp/2N,
第4章
这样, 相位累加器在时钟作用下, 不断对频率控制字进 行线性相位累加。由此可以看出, 相位累加器在每一个时钟 脉冲输入时, 把频率控制字M累加一次, 相位累加器输出的数 据就是合成信号的相位, 当相位累加器累加满量时就会产生 一次溢出, 完成一个周期性的动作, 这个周期就是DDS合成信 号的周期, 累加器的溢出频率就是DDS输出的信号频率。
(3) 相位差范围为0～359°，相位差步进为1°，相 位差值可预置。
(4) 数字显示预置的频率和相位差值。
第4章 图4.1 数字式移相信号发生器
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4.2 设计方案论证
4.2.1 方案1——以MCU
波形的生成及对频率和相位的控制均由单片机编 程实现。波形生成程序生成正弦波信号在一个周期内 的波形数据, 这些数据循环输出至D/A转换器, 通过在 输出数据指令之间插入NOP指令实现对频率的控制, 原 理框图如图4.2所示。
3)
由于波形是经过一系列有限的离散采样点转化而来 的, 因此势必存在相位量化误差, 通过增加采样点数可 减小此误差。
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5. 一般选用FPGA/CPLD器件作为DDS的实现器件。对于D/A 转换器的选择, 首先要考虑到D/A转换器的转换速率, 要实 现所需的频率, D/A的转换速度要大于fmax·Smin。然后根 据D/A转换器字长所带来的误差, 决定D/A的位数。由此选择 D/A转换器的型号。
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4.2.2 方案2——MCU与FPGA 该方案采用DDS（Direct Digital Synthesis, 直接数
字频率合成）技术产生数字式移相正弦波信号。信号生成主 要由FPGA部分实现, FPGA部分主要包括相位累加器和波形查 找表（波形查找表也可以由FPGA外部的存储器实现）。该方 案利用单片机（MCU）作为控制芯片, 由MCU产生频率控制字 和相位控制字并送给FPGA。这样, 需要高速运行的电路均由 FPGA实现, 大大减轻了对MCU速度的要求。由此可见, 该实 现方案更具有可行性, 而且能很好地体现技术的先进性。
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由此可见, 系统的频率分辨率为Δf=10 MHz/224=0.596 Hz。
此时输出信号的频率分辨率为0.596 Hz, 而题目要求为20 Hz, 因此本设计已远远超过 了设计任务提出的要求, 从而提高了系统的精 度。
3由)式确M（定4频.1ff率c）0p 2控可N制以字求10fM得07 频 2率24控制字为
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4. 1) 输出信号失真度除受D/A转换器本身的噪声影响 外, 还与采样点数和D/A字长有着密切的关系。 设q为均匀量化间隔, 则其近似数学关系为
THD
1
q2 6
/ sin(
S / S)
2
1
100%
（4.6）
式中:S为一个周期中输出的点数, D为量化字长,
q=2-(D-1）。
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6) 确定相位控制字K 如果“相位加法器”采用10 bit加法器实现, 即以“相位累加器”的输 出结果之高10位作为被加数, 相位控制字K作为加数, 则有 360∶1024=θ∶K
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K 1024 128 （4.5）
360Leabharlann 45式中: θ是相位差, K是相位差为θ时对应的相位控制
字。K的最大值出现在θ取最大值359°时,
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4) 确定波形存储器的地址位数W 本系统决定存储信号一个周期的幅度值采样点数为1024, 因此波形
存储器的地址位数W=10。 5) 确定量化字长D 信号一个周期的幅度值采样量化字长D对输出信号的失真度影响很大,
本系统决定取量化字长D=10 bit。这样的话, 系统中的D/A转换器的字长 也应该是10 bit。
整个系统在统一的时钟下工作, 从而保证所合成信号的精确度。 累加器由N位加法器与N位累加寄存器级联构成。每来一个时钟脉冲 fcp , 加法器将频率控制字M与累加寄存器输出的累加相位数据相 加, 把相加后的结果送至累加寄存器的数据输入端。累加寄存器将 加法器在上一个时钟脉冲作用后所产生的新相位数据反馈到加法器 的输入端, 以使加法器在下一个时钟脉冲的作用下继续与频率控制 字相加。
例如, 对输出信号频率fmax=20 kHz而言, 因为移相分辨率为1°, 则一个周期至少要采样360个点, 即MCU发送波形幅度数据的速度fcp≥ fmax×360即fcp≥7.2 MHz, 则前后发送2个波形幅度数据的时间间隔 Tmax≤0.1388 μs, 但是MCU的指令执行周期一般有几个μs, 从而MCU 发送信号一个周期的波形数据一般要几十个μs。故以MCU为核心的实 现方案难以产生高频波形。
1. 采用MCU和FPGA相结合的方案的整体系统框图如图4.3所 示。
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键盘 MCU
AT89C51
显示
FPGA
D/A D/A
(a)
滤波 、稳幅 、调压 输出 滤波 、稳幅 、调压 输出
键盘
波形 存储 器
D/A
MCU
FPGA
波形
显示
存储 器
D/A
滤波 、稳幅 、调压 输出 滤波 、稳幅 、调压 输出
(b)
图4.3 采用MCU与FPGA （a）波形查找表在FPGA内部; （b）波形查找表在FPGA外部
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2. 在本系统中, 单片机主要用来实现输出信号的频率 和相位差的设置, 输出信号的频率和相位差的显示, 向 FPGA提供频率控制字和相位控制字； FPG主要用来实现 DDS技术。系统中, 除了单片机和FPGA以外, 还有波形 查找表电路、模/数转换电路、低通滤波器电路、信号 稳幅输出及幅度调节电路、直流稳压电源电路等。
2) 在DDS中, 相位累加寄存器的位数N一般会大于波形 存储器的寻址位数W, 这使得采用相位寄存器的输出信号 寻址波形存储器时, 其N-W个位必须舍去, 如此不可避免 地会产生误差, 该误差是DDS输出杂散的主要原因。总的 信噪比是
(SNR)dB lg
0.44 24W
46.0 24N
（4.7）
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由上式可知, 频率控制字M的最大值出现在输出信号
频率f0
max=20
kHz的时候,
则
Mmax=224×20×103/107=33 554.432。
由于215=32 768, 216=65 536, 而215＜33 554.432 ＜216, 因此取频率控制字M的位数为16 bit。系统中的
24 bit相位累加器实现对频率控制字的累加, 为了实现 这种累加而将16 bit的频率控制字扩展为24 bit, 扩展 的具体方法是在上述16 bit频率控制字前面（左边）添 加8个逻辑0就可以了。
所以2N=fc/Δf, 即
2N
10MHz
10 106
5105
500000
因为218=2622014H4z , 219=52204 288, 而218＜500 000＜219, 所以,
相位累加器的位数N的最小值应为19 bit。
一方面, N的最小值19 bit已大于2 Byte, 另一方面, 考虑适当提 高系统的频率分辨率, 所以综合这两个方面, 取N=24。
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DDS技术具有输出信号频率切换时间短, 输出信号 频率稳定度高, 输出信号的频率和初相位可以快速程 控切换, 输出相位可连续改变, 可编程以及灵活性大 等优点, 它以有别于其他频率合成方法的优越性能和 特点成为现代频率合成技术中的佼佼者。DDS广泛用于 接收机本振、信号发生器、仪器仪表、通信系统、雷 达系统等, 尤其适合跳频无线通信系统的应用。
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DDS在相对带宽、频率转换时间、高分辨率、相位连续 性、正交输出以及集成化等一系列性能指标方面远远超过了 传统频率合成技术所能达到的水平, 为系统提供了优于模拟 信号源的性能。
DDS输出的信号频率可以由下式给定:
f0
M
f
M fcp 2N
(4.1)
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式中: fcp为系统时钟频率, Δf为信号 频率分辨率, f0为输出信号频率, M为频率控 制字, N为相位累加器的位数。可见, 通过设 定相位累加器的位数、频率控制字和系统时钟 的值, 就可以产生任意信号频率的输出。
用相位累加器输出的数据作为波形存储器的相位取样地 址, 这样就可把存储在波形存储器内的波形抽样值(二进制编 码)读出, 完成相位到幅度值的转换。波形存储器的输出送到 D/A转换器, D/A转换器将数字量形式的波形幅度值转换成所 要求合成频率的模拟量形式信号。低通滤波器用于滤除不需 要的取样分量, 以便输出频谱纯净的正弦波信号。
第4章
第4章
4.1 设计任务 4.2 设计方案论证 4.3 系统硬件设计 4.4 系统软件设计 4.5 系统设计总结
第4章
4.1 设计任务
设计一个数字式移相信号发生器，示意图如图4.1所 示，设计基本要求如下:
(1) 频率范围:20 Hz～20 kHz，频率步进为20 Hz， 输出频率可预置。
(2) A.B输出的正弦信号峰—峰值可分别在0.3～5 V 范围内变化。