VHDL设计初步
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2020/8/13
5．VHDL语言
支持行为描述与结构描述的混合使用
描述对象：实体 ENTITY 顶级实体
系统模块
低级实体
低层次的设计模块
高级实体可将低级实体作为元件调用
实体描述： 实体说明 ENTITY引导，EDN ENTITY 实体名结束
结构体
ARCHITECHTURE引导，END ARCHITECHTURE 结构体名结束
• ABEL, PALASM, AHDL:
–
“tell me what hardware you want and
I will give it to you”
2020/8/13
Why using VHDL instead of Graphic
• Easy to Modify • It is more powerful than Graphic • VHDL is a portable language because
b; END ARCHITECTURE one ;
结构体
图5-2 mux21a结构体
2020/8/13
5.1.1 2选1多路选择器的VHDL描述
【例5-2】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;
EDA & CPLD
第5章
• 原理图输入与 VHDL文本输入设计的区别
– Graphic is what you draw is what you get
• “ tell me what hardware you want and I will give it to you”
– VHDL is what you write is what functional you get
ENTITY mux21a IS PORT( a, b : IN BIT ;
s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
实体
图5-1 mux21a实体
ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE
顺序语句：同普通软件，按排列顺序执行 并行语句：无论多少行，同时执行
2020/8/13
结构式：电路元件安装 结构 例程序5.1 行为式：功能和行为 相应结构 例程序5.2 算法式：电路和逻辑功能都不知（适用于高层模块，电路实现时可以有多
种不同的实现方案）例程序5.3
例 1 结构式 BEGING
u1:nand2 PORT MAP (a=>set,b=>qb,c=>q); u2:nand2 PORT MAP (a=>reset, b=>q, c=>qb);
mux21a IS BEGIN y <= (a AND (NOT s))
OR (b AND s) ; END ARCHITECTURE one;
5.1.1 2选1多路选择器的VHDL描述
– is device independent – the same code can be applied to Device
manufactured by Company A or Company B
2020/8/13
5.1 多路选择器VHDL描述
5.1.1 2选1多路选择器的VHDL描述
【例5-1】
例 2 行为式 ARCHTECTURE rs_behav OF rsff IS BEGIN
q<=NOT (qb AND set); qb<=NOT(q AND reset); END rs_behav;
例 3 算法式 ARCHTECTURE rs_alg OF rsff IS BEGIN
ASSERT NOT (reset=“0” AND set=“0”); --输入为00，输出不定，报告错误 REPORT “Input IS ’00’” SEVERITY error; IF set=‘1’ AND reset=‘1’THEN 输入为11，输出不变 ………. 2…020…/8/1…3
• “ tell me how your circuit should behave and the VHDL compiler will give you the hardware that does the job”
• but the designer can not control how the circuit implement
VHDL程序基本结构
2020/8/13
VHDL Synthesis vs. other HDLs Synthesis
• VHDL: “tell me how your circuit should behave and I will give you hardware that does the job”
2020/8/13
什么是VHDL？
Very high speed integrated Hardware Description Language (VHDL)
– 是IEEE、工业标准硬件描述语言 – 用语言的方式而非图形等方式描述硬件电路
• 容易修改 • 容易保存
– 特别适合于设计的电路有：
• 复杂组合逻辑电路，如：
– 译码器、编码器、加减法器、多路选择器、地址译码器…...
• 状态机 • 等等……..
2020/8/13
VHDL的功能和标准
• VHDL 描述
– 输入端口 – 输出端口 – 电路的行为和功能
• Vபைடு நூலகம்DL有过两个标准：
– IEEE Std 1076-1987 (called VHDL 1987) – IEEE Std 1076-1993 (called VHDL 1993)
ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT;
BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ;
END ARCHITECTURE one ;
2020/8/13
并行语句用boolean方程表达
【例5-3】 ... ARCHITECTURE one OF
5．VHDL语言
支持行为描述与结构描述的混合使用
描述对象：实体 ENTITY 顶级实体
系统模块
低级实体
低层次的设计模块
高级实体可将低级实体作为元件调用
实体描述： 实体说明 ENTITY引导，EDN ENTITY 实体名结束
结构体
ARCHITECHTURE引导，END ARCHITECHTURE 结构体名结束
• ABEL, PALASM, AHDL:
–
“tell me what hardware you want and
I will give it to you”
2020/8/13
Why using VHDL instead of Graphic
• Easy to Modify • It is more powerful than Graphic • VHDL is a portable language because
b; END ARCHITECTURE one ;
结构体
图5-2 mux21a结构体
2020/8/13
5.1.1 2选1多路选择器的VHDL描述
【例5-2】 ENTITY mux21a IS PORT ( a, b : IN BIT; s : IN BIT; y : OUT BIT ); END ENTITY mux21a;
EDA & CPLD
第5章
• 原理图输入与 VHDL文本输入设计的区别
– Graphic is what you draw is what you get
• “ tell me what hardware you want and I will give it to you”
– VHDL is what you write is what functional you get
ENTITY mux21a IS PORT( a, b : IN BIT ;
s : IN BIT; y : OUT BIT ) ; END ENTITY mux21a ;
实体
图5-1 mux21a实体
ARCHITECTURE one OF mux21a IS BEGIN y <= a WHEN s = '0' ELSE
顺序语句：同普通软件，按排列顺序执行 并行语句：无论多少行，同时执行
2020/8/13
结构式：电路元件安装 结构 例程序5.1 行为式：功能和行为 相应结构 例程序5.2 算法式：电路和逻辑功能都不知（适用于高层模块，电路实现时可以有多
种不同的实现方案）例程序5.3
例 1 结构式 BEGING
u1:nand2 PORT MAP (a=>set,b=>qb,c=>q); u2:nand2 PORT MAP (a=>reset, b=>q, c=>qb);
mux21a IS BEGIN y <= (a AND (NOT s))
OR (b AND s) ; END ARCHITECTURE one;
5.1.1 2选1多路选择器的VHDL描述
– is device independent – the same code can be applied to Device
manufactured by Company A or Company B
2020/8/13
5.1 多路选择器VHDL描述
5.1.1 2选1多路选择器的VHDL描述
【例5-1】
例 2 行为式 ARCHTECTURE rs_behav OF rsff IS BEGIN
q<=NOT (qb AND set); qb<=NOT(q AND reset); END rs_behav;
例 3 算法式 ARCHTECTURE rs_alg OF rsff IS BEGIN
ASSERT NOT (reset=“0” AND set=“0”); --输入为00，输出不定，报告错误 REPORT “Input IS ’00’” SEVERITY error; IF set=‘1’ AND reset=‘1’THEN 输入为11，输出不变 ………. 2…020…/8/1…3
• “ tell me how your circuit should behave and the VHDL compiler will give you the hardware that does the job”
• but the designer can not control how the circuit implement
VHDL程序基本结构
2020/8/13
VHDL Synthesis vs. other HDLs Synthesis
• VHDL: “tell me how your circuit should behave and I will give you hardware that does the job”
2020/8/13
什么是VHDL？
Very high speed integrated Hardware Description Language (VHDL)
– 是IEEE、工业标准硬件描述语言 – 用语言的方式而非图形等方式描述硬件电路
• 容易修改 • 容易保存
– 特别适合于设计的电路有：
• 复杂组合逻辑电路，如：
– 译码器、编码器、加减法器、多路选择器、地址译码器…...
• 状态机 • 等等……..
2020/8/13
VHDL的功能和标准
• VHDL 描述
– 输入端口 – 输出端口 – 电路的行为和功能
• Vபைடு நூலகம்DL有过两个标准：
– IEEE Std 1076-1987 (called VHDL 1987) – IEEE Std 1076-1993 (called VHDL 1993)
ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT;
BEGIN d <= a AND (NOT S) ; e <= b AND s ; y <= d OR e ;
END ARCHITECTURE one ;
2020/8/13
并行语句用boolean方程表达
【例5-3】 ... ARCHITECTURE one OF