alteracycloneiilvds学习总结

Altera Cyclone II L VDS学习总结
-无情剑客lufy(282094986)
LVDS电平标准：
LVDS是对应一种高速差分信号，对于Cyclone II可输入高达805Mbps，输出高达640Mbps。

对应LVDS电平IO的Place推荐：
1，Single-ended IO Input至少要离一个LVDS IO 4个Pad远。

2，Single-ended IO Output至少要离一个LVDS IO 5个Pad远。

3，平均每一对VCCIO和GND对最大可支持4个155MHz(或者更大)的的输出IO；
4，平均每一对VCCIO和GND对最大可支持3个311MHz(或者更大)的的输出IO；
对应Cyclone II，对应每个Bank都支持LVDS标准电平。

具体见IO定义。

对应在Cyclone IV中，对应Cyclone IV GX只有right-Bank支持True LVDS。

而对应Cyclone E中，左右Bank均支持True LVDS。

对应上下Bank是通过Single-Ended Output Buffer以及外部电阻组合成LVDS。

对应应用True Lvds硬件连接：
对应应用上下Bank LVDS硬件连接
AltLvds这个IP用法讲解：
AltLvds这个IP应用包括AltLvds-RX和AltLvds-TX这两个IP对。

下表对应就是ALTLVDS-RX和ALTLVDS-TX对应特性：
通过表中知道对应Cyclone系列，无对应专用硬件实现电路实现LVDS的收发。

同时对应在ALTLVDS-RX中，对应不支持动态相位监测以及校准功能，以及时钟恢复功能。

对应支持此IP的器件系列：
Parameter Setting
以下对应就是ALTLVDS-RX和ALTLVDS-TX的参数设置
对应这个参数设置对应将Deserializer电路采用内部LE单元实现。

（对应有些器件支持内部LE实现或者采用内部专用电路实现，对应Cyclone系列，只能采用LE实现，内部无专用电路）。

对应这个参数设置主要设置LVDS-TX通道数。

对应设置最大值需根据所选的Device支持LVDS个数决定。

对应这个参数主要设置对应每个通道TX的数据宽度。

如：8,10等，最大为10。

假如对应每个通道设置的数据宽度为10，如果你选用了44个通道，对应你发送的数据位44X10=440bits。

对应这个参数主要设置其是采用内部PLL还是外部PLL，如果采用外部PLL为这个IP提供时钟，你对应需要在额外提供一个PLL产生时钟提供给这个IP。

对应，你必须提供一个准确的时钟输入。

当你Deserialization Factor为2（对应发送数据宽度为2）,对应其实现发送直接采用DDR Registers实现，而旁路掉SERDES这个专用电路或者SERDES实现单元。

因此，这个时候不需采用外部PLL，如果要采用外部PLL，Deserialization Factor至少为4.当你采用Stratix或者Stratix GX系列时，对应实现LVDS采用内部专用SERDES Block，无需采用外部PLL。

对应这个参数主要设置是否直接旁路掉PLL的使用，直接通过一个Clock Pin
输入一个时钟。

但是当你启用这个参数，对应最大Data Rate被limited to 717Mbps；同时对应创建SDC文件用于约束其时序。

对应这个参数设置一个复位信号输入，对应只有在实现LVDS采用内部LE实现情况下，才可选此参数配置。

对应这个信号可异步复位ALTLVDS_TX中除了PLL的其他所有逻辑。

对应下面的参数主要是用于当采用内部PLL时ALTLVDS_TX参数设置：
对应这个参数主要设置TX输出Data Rate。

对应其范围参考相关Device Datasheet.
对应这个参数主要设置对应时钟输入频率。

对应这个时钟输入给内部PLL。

这个参数设置输入的TX_IN数据和TX_inclock时钟间的相位关系。

对应这个参数设置对PLL的使能。

特别应用与数个ALTLVDS_TX应用。

要求所有的ALTLVDS_TX共用一个tx_pll_enable信号。

并且要求对应所有的ALTLVDS_TX 均采用这个参数，否则在编译中会产生对应一个警告。

对应这个参数设置一个pll_areset信号给ALTLVDS_TX这个IP。

这个对应提供一个复位信号给PLL，当使用数个ALTLVDS_TX，对应需ALTLVDS_TX都开启这个信号，并全部使用同一个pll_areset信号。

对应这个参数设置调整输出时钟相位，增加一个90°的相位偏移。

从而达到输出的数据和时钟达到一个Center-aligns的关系。

这个参数的意义主要是当PLL失锁，自动复位PLL。

这个参数设置就是让LVDS接收和发送使用相同的内部PLL。

（只有当LVDS receivers和transmitters使用相同的时钟频率，deserialization factor以及data rates，才可以设置为使用相同PLL）。

对应这个参数：设置输入的tx_in数据采用tx_inclock或者tx_coreclock进行register（也就是用D触发器打一拍）。

主要是在输入到ALTLVDS_TX这个IP 前，用tx_coreclock打一拍。

这个参数选项设置：使用一个tx_outclock输出TX时钟。

当对应以下任意条件成立，对应tx_outclock直接通过位移寄存器实现
当outclock_divide_by这个信号为1.或者outclock_divide_by这个信号等于deserialization_factor以及outclock_duty_cycle为50.
对应这个参数：主要通过设置了这个参数设置了tx_outclock频率，通过output data rate /outclock divide factor(B)(也就是这个参数)得到tx_outclock
的频率。

这个参数只有在用户设置使用tx_outclock这个信号后才有效，这个参数设置了tx_outclock于输出的tx_out之间的相位关系。

这个参数只有用户实现SERDES LVDS采用的是LE以及使用了tx_outclock这个信号才有效。

对应这个参数设置了tx_outclock和tx_out之间的相位值。

这个参数主要设置了tx_outclock的占空比，对应当
1，deserialization_factor为5,7,9
2，outclock_divide_by信号等于deserialization_factor
3，outclock_multiply_by为2
上面这些条件成立，对应占空比不能设置为50；
这个参数主要是输出一个tx_locked信号，用于监控PLL的状态，为1，表示PLL LOCKED，否则失锁。

对应这个主要是输出一个tx_coreclock，主要用于仿真观察。

这个参数设置tx_coreclock时钟内部走线网络，默认值为Auto selection，可选Global clock(全局时钟网络)，Regional Clock(区域时钟网络)。

以上对应的就是ALTLVDS_TX设置的主要参数，后面设置的对应就是选择输出文件类型。

下面对应的就是ALTLVDS_RX设置相关参数讲解：
对应这个参数设置对应将Deserializer电路采用内部LE单元实现。

（对应有些器件支持内部LE实现或者采用内部专用电路实现，对应Cyclone系列，只能采用LE实现，内部无专用电路）。

对应这个参数使能DPA（动态相位调整）功能，对应这个电路功能只有部分器件支持。

在使能了这个功能后，对应要在DPA模式下设置
DPA Settings 1
DPA Settings 2
DPA Settings 3
对应这个参数设置主要设置LVDS_RX通道数。

对应设置最大值需根据所选的Device支持LVDS个数决定。

对应这个参数主要设置对应每个通道RX的数据宽度。

如：8,10等，最大为10。

假如对应每个通道设置的数据宽度为10，如果你选用了44个通道，对应你发送的数据位44X10=440bits。

对应这个参数主要设置其是采用内部PLL还是外部PLL，如果采用外部PLL为这个IP提供时钟，你对应需要在额外提供一个PLL产生时钟提供给这个IP。

对应，
你必须提供一个准确的时钟输入。

当你Deserialization Factor为2（对应发送数据宽度为2）,对应其实现发送直接采用DDR Registers实现，而旁路掉SERDES这个专用电路或者SERDES实现单元。

因此，这个时候不需采用外部PLL，如果要采用外部PLL，Deserialization Factor至少为4.当你采用Stratix或者Stratix GX系列时，对应实现LVDS采用内部专用SERDES Block，无需采用外部PLL。

对应这个参数设置一个复位信号输入，对应只有在实现LVDS采用内部LE实现情况下，才可选此参数配置。

对应这个信号可异步复位ALTLVDS_RX中除了PLL的其他所有逻辑。

对应下面相关参数设置只当你使用内部PLL时有效
对应上面三个设置，主要设置一个输入data rate，一个设置输入时钟频率或者周期，一个设置是否与ALTLVDS_TX共用PLL。

对应这个参数设置一个pll_areset信号给ALTLVDS_RX这个IP。

这个对应提供一个复位信号给PLL，当使用数个ALTLVDS_RX，对应需ALTLVDS_RX都开启这个信号，并全部使用同一个pll_areset信号。

对应这个参数设置对PLL的使能。

特别应用与数个ALTLVDS_RX应用。

要求所有的ALTLVDS_RX共用一个rx_pll_enable信号。

并且要求对应所有的ALTLVDS_RX 均采用这个参数，否则在编译中会产生对应一个警告。

对应这两个参数，一个参数是使能输出一个rx_locked信号，为1，表示内部PLL 锁定，否则失锁。

另外一个参数用于选择rx_outclock布线选择。

三个选项，一个是Auto selection(自动选择),一个是Global clock(全局时钟)，一个是Regional clock(区域时钟)。

默认选择为Auto Selection.
这个参数设置了rx_in和rx_inclock之间相位关系。

对应这个设置在关闭DPA 模式下有效。

开启源同步模式，在开启这项设置时候必须输入的rx_in和rx_inclock通过一个相位调整，使得数据和时钟具有一个相位关系。

对应这两个参数：第一个参数主要设置将时钟移位90°，使得时钟和数据clock to center of data window。

对应这个设置仅Arria GX,Cyclone II, Stratix II GX,Stratix II和HardCopy II这些器件在使用LE实现SERDES时候支持。

第二个参数就是当PLL失锁后产生一个自复位信号。

对应以下参数是开启了DPA模式下需要设置的。

对应使能一个FIFO For DPA channels。

使用一个相位补偿的FIFO同步Core的并行数据。

这个操作只有在Stratix GX系列支持。

具体的DPA模式下暂时也不是很清楚，所以关于这些参数设置先不解释了，省的越解释越看的糊涂。

对应上面的就是在DPA模式下需要设置的参数。

对应ALTLVDS_RX就是这些参数，还有一些就是选择输出文件类型。