基于乒乓操作的异步FIFO设计及VHDL实现
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本文设计采用了两块ＤＰＲＡＭ，对其读写指针，我 们采用统一的编址方式。如果每块ＤＰＲＡＭ的深度为 ８，那么两块ＤＰＲＡＭ的深度为１６，用４ ｂｉｔ的地址进行 表示，如图３所示。
地址生成器生成４ ｂｉｔ格雷码指针ｉｎ—ｐｔｒ，最高位 ｍｓｂ用来标识现在正在对哪个ＤＰＲＡＭ进行操作，而 实际的操作地址ｐｔｒ是由ｉｎ—ｐｔｒ的最高两位异或再加 上ｉｎ—ｐｒｔ的后两位得到的，如图３所示。这里加入一 个ｍｓｂ用来标识所操作的ＤＰＲＡＭ，是为了在判断空满 时的方便，在后面将详细讲述。 ２．２空、满信号的判断
空、满信号的产生是设计任何类型ＦＩＦＯ的关键
Ｆ二二匝乎—］
ＯＯ ０ ０ Ｏ００１ ＯＯｌ １ Ｏ０１０
，Ｏ Ｏ ０ Ｏ０１ Ｏｌ １ Ｏ１０
地址生成器产 生的格雷码指
针ｉｎ』ｔ‘
０１ １Ｏ ０１ １ １ Ｏｌ ０ｌ ０１０ ｏ
１１ ｏ ｏ １ｌ Ｏｌ ｌ１ １ ｌ １１ １Ｏ ｌＯｌ０ １０ｌ １ ｌＯＯｌ ｌ ＯＯＯ
保守的空满判断能够满足ＦＩＦＯ的设计要求。 ２．５ Ｆ豫。设计的总体模块
何选择ＤＰＲＡＭ进行读写操作的问题。我们声明一个 ｓｅｌ信号解决这个问题。ｓｅｌ信号作为读操作选中的
根据上述一些乒乓ＦＩＦＯ关键模块的设计方法， 图７给出了用乒乓ＤＰＲＡＭ实现异步ＦＩＦＯ的总体设
ＤＰＲＡＭ，而写操作的ＤＰＲＡＭ用ｓｅｌ取反得到，这样就 避免了读写同时对同一块ＤＰＲＡＭ操作的可能。复位
２异步ｎＦｏ的设计问题及解决方案
本文所述的异步ＦＩＦＯ是指读写时钟不同步，数 据由某一个时钟域的控制信号写入，而由另一个时钟 域的控制信号将数据读出。也就是说，读写指针的变 化动作由不同的时钟产生，而空满标志的产生要通过 比较读写指针得到。因此，对ＦＩＦ０空或满的判断是 跨时钟域的。当一个信号从一个时钟域传递到另外一 个时钟域时，经常会出现亚稳态问题Ｌ１ Ｊ，解决这一问 题的最简单方法是使用同步器，使得在另外一个时钟 域的采样信号足够稳定。但是，要把一个ｎ位的数据 同步到另外一个时钟域，由于同一时刻可能有不止１
ｃ）写控制模块。写时钟ｗｃｌｋ控制下的同步写时 钟域，包括写指针和满逻辑的产生。由于ａｆｕｌｌ—ｎ信号 的声明是因为写指针的增加，而其失效是因为读指针 （读时钟域产生，异步于写时钟域）的增加，所以要把 异步信号ａｆｕｕ—ｎ同步到读时钟域产生ｆｕｌｌ信号。
ｄ）异步比较模块。这是一个异步的指针比较模 块，通过对读写指针以及最高有效位ｍｓｂ的比较，产 生异步空满标志信号和ＤＰＲＡＭ的选择信号ｓｅｌ。这
为了更简单有效地防止ＦＩＦＯ出现上溢出（写指 针超过读指针覆盖有效数据）或者下溢出（读指针超 过写指针读到无效数据），对本文设计中的乒乓操作 做如下限制：同一时刻，数据从一块ＤＰＲＡＭ写入，从 另外一块读出，读写不能同时操作同一块ＤＰＲＡＭ。也 就是说，只有当一块ＤＰＲＡＭ写满时，才可以去读；只 有当一块ＤＰＲＡＭ读空时，才可以去写。
·１５·
·微电子与基础产品·
电子工程师
２００５年６月
部分仅包括异步比较组合逻辑，不包含时序逻辑。 ｅ）双路选择模块。由于采用乒乓操作，使能信号
以及输出数据都需要通过ｓｅｌ信号进行选择，以决定 选择哪块ＤＰＲＡＭ。由于ＱｕａｒｈｌｓⅡ中的兆函数ＤＰＲＡＭ的 数据输出有２个时钟周期的延迟Ｌ４ Ｊ，因此ｒＤａｔａ的双 路选择模块的ｓｅｌ信号需要延迟２个周期，以保证把整 个ＤＰＲＡＭ中的数据读完。
第３１卷第６期 ２００５年６月
电子工鹾师
ＥＬＥＣＴＲＯＮＩＣ ＥＮＧＩＮＥＥＲ
Ｖ０１．３ｌ Ｎｏ．６ Ｊｕｎ．２００５
基于乒乓操作的异步ＦＩＦｏ设计及ＶＨＤＬ实现
王 智，罗新民 （西安交通大学信息与通信工程学科系，陕西省西安市７１００４９）
【摘要】 目前的ＰＬＤ（可编程逻辑器件）例如ＦＰＧＡ（现场可编程门阵列）凭借其灵活、方便、资 源丰富的优势在很多领域得到了广泛应用。随着其片内存储资源的增加，把ＦＩＦＯ（先进先出）器件集 成到ＰＬＤ中是一种方便地代替专用ＦＩＦＯ芯片的实现方法。根据异步ＦＩＦＯ的设计方法，引入乒乓操 作的设计技巧，给出了一种用ＦＰＧＡ实现异步ＦＩＦＯ的设计方案。
１００
１００
·１４·
万方数据
图４异步空满信号产生逻辑框图
８｝年势１ 第３ｌ卷第６期
王智，等：基于乒乓操作的异步ＦＩＦＯ设计及ＶＨＤＬ实现
·微电子与基础产品·
。。１ｋ厂—也到厂１鼍刘
功能的正确性，唯一影响的也就是ＦＩＦＯ效率有所降 低。对于写ＦＩＦＯ时，可能在一块ＤＰＲＡＭ已经被读空
互互二二二二二土二
是如果这时写操作已开始对Ｄ腿ＡＭ２的操作，即ｍｓｂ
和ｗｍｓｂ不相同，读写在操作不同的存储单元，不会造 成任何的读写错误，因此不声明任何空满信息。类似 地，满信号也有同样的过程。其逻辑框图见图４。
异步的空满信号产生后，异步满信号要同步到写 时钟域，异步空信号要同步到读时钟域，以消除亚稳态 的影响，并向外部输出同步空满信号。同步器一般采 用两个触发器级联而成，本文采用图５逻辑结构。
ｌ ｌ０ １ １１ １０ ｌ
给ＤＰＲＡＭ的／㈨ｏ
格雷指针ｐ竹＼ｏ ｏ ｏ
ＯＯ ｌ ０ ｌｌ Ｏ１０ ｌ ｌ０ Ｉ １ｌ ｌ０１ ＼ｌ ＯＯ
图３ ＤＰＲＡＭ的地址指针的分配
之一。在这里通过异步的比较读写指针ｐｔｒ以及读写 指针的ＭＳＢ进行判断，然后产生两个异步的空满标志 信号送入读写模块进行同步，最后向外界输出两个同 步的空满信号。下面举例说明空、满信号的产生过程。
虽然空、满标志是保守的，但是这并不影响ＦＩＦＯ
万方数据
图７ 用ＤＰＲＡＭ实现的异步ＦⅡＯ框图
ａ）ＤＰＲＡＭ模块。是整个ＦＩＦＯ的存储单元，用 Ａｌｔｅｒａ公司的开发工具ＱｕａｒｔｕｓⅡ中的２端口ＲＡＭ兆 函数实现。
ｂ）读控制模块。读时钟ｒｃｌｋ控制下的同步读时 钟域，包括读指针和空逻辑的产生。由于ａｅｍｐｔｙ—ｎ信 号的声明是因为读指针的增加，而其失效是因为写指 针（写时钟域产生，异步于读时钟域）的增加，所以要 把异步信号ａｅｍｐｔｙ－ｎ同步到读时钟域产生ｅｍｐｔｙ信 号。
收稿日期：２００５旬３－１４；修回日期：２００５－０５一１３。
万方数据
出缓冲模块。如此循环，周而复始。 乒乓操作的最大特点是，通过输入数据选择单元
和输出数据选择单元按节拍相互配合切换，将经过缓 冲的数据流没有时间停顿地送到运算处理单元，进行 运算和处理。把乒乓操作模块当做一个整体，站在这 个模块的两端看数据，输人数据流和输出数据流都是 连续不断的，没有任何停顿，因此非常适合对数据流进 行流水线式处理。所以乒乓操作常常被应用于流水线 式算法，完成数据的无缝缓冲和处理。
位发生变化（比如３叫，二进制为０１１斗１００，数据的３
位比特全部发生了变化），用同步器进行同步，得到的 采样信号可能是不同于数据变化前后数值的其他值， 以至于产生错误的ＦＩＦＯ标志。解决这一问题的办法
·１３·
·微电子与基础产品·
电子工套师
２００５年６月
是地址指针使用格雷码，由于其数值变化前后只有ｌ 位变化，因此被采样的值或者是改变之前的值，或者是 改变之后的值，不会出现其他情况。 ２．１读写指针的产生
当印ｔｒ到达ＤＰＲＡＭ２的最底端，也就是ｉｎ一叩ｔｒ＝ １０００，ｒｐｔｒ＝１００时，说明在这个读时钟周期过去之后， 下一个时钟周期到来时，ＤＰＲＡＭ２就要被读空了，这时 我们声明一个信号ｄｉｒｅｃｔｉｏｎ＝０，意味着ＤＰＲＡＭ２将要
为空。在下面的时钟周期内，如果ｉｎ一印ｔｒ继续累加就 变为００００，最高有效位珊ｓｂ就会变化。也就是说，在 ｄｉｒｅｃｔｉｏｎ声明以后，我们需要监视的是ｍｓｂ信号，如果 珊ｓｂ进行了翻转，但是这时写操作仍在对ＤＰＲＡＭｌ进 行操作，即这时的珊ｓｂ与ｗｍｓｂ将相同，那么这时就应 该立即声明一个空信号，因为读操作赶上了写操作，读 与写将要操作同一块ＤＰＲＡＭ了，这是不允许的。但
计框图。 ：一一一一一一一一一一一一…一二二一一一一一一一一一？一…一一一一一一一一一：
时，ｓｅｌ选中ＤＰＲＡＭｌ，ｓｅｌ信号之后的变化条件为：读
操作和写操作全部完成一次，就进行一次翻转，即ｓｅｌ
信号变化一次，使读ＤＰＲＡＭ变为写ＤＰＲＡＭ，写
ＤＰＲＡБайду номын сангаас变为读ＤＰＲＡＭ。当读写指针ｐｔｒ都指向０００
关键词：乒乓操作，异步ＦＩＦＯ，ＶＨＤＬ，ＦＰＧＡ 中图分类号：ＴＰ４９２
０引言
ＦＩＦＯ（协ｒｓｔ—ｉｎ ６ｒｓｔ－ｏｕｔ，先进先出）是一种常用电 路器件，通常用于数据的缓存和容纳异步信号的频率 或相位差异。用ＰＬＣ（可编程逻辑器件）进行项目开 发时，可将ＦＩＦＯ器件集成进去，从而避免专用ＦＩＦＯ 芯片带来的诸多不便。但在一般的ＰＬＤ例如Ａｌｔｅｒａ 公司的产品中，其开发工具ＱｕａｒｔｕｓⅡ提供的ＦＩＦＯ模 块效率比较低，其读写操作不能同时进行：写ＦＩＦＯ时 读等待，直到ＦＩＦＯ写满才能开始读；读ＦＩＦ０时写等 待，直到ＦＩＦＯ读空才能开始写。本文利用乒乓操作 的优势，设计了一种更高效率的异步ＦＩＦ０实现方式。
１乒乓操作
乒乓操作是一种用于数据流控制的处理技巧。典 型的乒乓操作方法如图ｌ所示。数据缓模块可以为任
臀劂羹雾旧 何存储模块，在本文中使用的是双口ＲＡＭ（ＤＰＲＡＭ）。 ．Ｉ选择单元ｒ１ （ＤＰＲＡＭ）ｒＶＩ选择单元１．恳五再忑司 ｆ２选１ Ｈ数豁蕊挚２Ｈ ｕ到 ２选１
乒乓操作的处理流程描述如下：输人数据流通过 输入数据选择单元等时地将数据流分配到两个数据缓 冲区。在第１个缓冲周期，将输入的数据流缓存到数 据缓冲模块１，在第２个缓冲周期，通过输入数据选择 单元的切换，将输入的数据流缓存到数据缓冲模块２， 同时，将数据缓冲模块ｌ缓存的第１个周期的数据通 过输出数据选择单元的选择，送到运算处理单元进行 处理。在第３个缓冲周期，再次切换数据的进入与输
３ Ｖ加ＤＬ实现及仿真
根据上述设计思路，设计了深度为１６、数据宽度 为８ ｂｉｔ的异步ＦＩＦＯ，用ＶＨＤＬ＂１语言编写各个模块， 并在Ａｌｔｅｍ公司的开发环境ＱｕａｎｕｓⅡ２．２中针对Ｃｙ— ｃｌｏｎｅ系列ＦＰＧＡ（现场可编程门阵列）进行了综合和 仿真，其写、读ＦＩＦＯ时序仿真结果分别如图８、图９所 示。观察空信号ｅｍｐｔｙ，满信号ｆｕｌｌ以及选择信号ｓｅｌ 的变化情况，完全满足设计要求。并且可以发现，读写 ＦＩＦＯ是可以同时进行的，这是因为在ＦＩＦＯ中引入乒 乓操作，提高了数据的传输效率。
并且最高有效位ｍｓｂ不相同时，说明上一次的读写操
作全部完成并等待下一次的读写操作，这时就需要切
换ｓｅｌ信号了。其逻辑框图如图６所示。
图６ ｓｄ信号的逻辑框图
２．４保守的空满标志 本文设计中ＦＩＦＯ的空满标志是保守的，也就是
说，ＦＩＦｏ的空满标志是立即有效的，而其失效是在一 段时间之后。
当读指针读完某块ＤＰＲＡＭ而写操作还没有完成 另外一块时，就会声明异步空ａｅｍｐｔｙ—ｎ信号，此信号 会立即ｓｅｔ同步触发器，使触发器输出为“１”，即向外 部声明ｅｍｐｔｙ信号，如图５所示。当写完另外一块 ＤＰＲＡＭ之后，也就是说，在写指针累加到另外一块 ＤＰＲＡＭ的深度时，需要异步空ａｅｍｐｔｙ—ｎ无效，显然此 信号的无效是受到写时钟控制的。而ｅｍｐｔｙ信号是在 读时钟域同步ａｅｍｔｐｙ—ｎ信号得到，由于同步器使用了 ２个触发器，因此ｅｍｐｔｙ信号的无效要经过至少２个周 期的延迟。总之，空信号的声明是及时的，而空信号的 失效是保守的，即实际ＦＩＦＯ已经非空了，但是ｅｍｐｔｙ 信号还没有变为无效，要经过几个读时钟周期的延迟。 对于满信号也是类似的情况。
图２所示是一种格雷码指针的生成逻辑框图‘引。
图２格雪码生成逻辑框图
读写指针进行累加的前提条件有两个，一个是读 或写使能有效，二是空或满标志无效。必须保证这两 个条件都为真时，地址指针才开始累加，进行ＦＩＦＯ的 读或者写。
图２所示的格雷码产生逻辑框图与文献［２］中的 相比，多了一个触发器单元但减少了组合逻辑。组合 逻辑的减少，有助于提高器件的运行速度。虽然触发 器的增多会使用更多的片上资源，但是现在的ＰＬＤ片 上资源非常丰富，不会造成片上资源紧张，这已经不是 设计所需要考虑的主要因素了。
时写操作并不能马上开始，而是延迟了几个周期，但是
不会出现ＦＩＦＯ已经满了还继续写的错误情况；对于
读ＦＩＦＯ时，可能在一块ＤＰＲＡＭ已经写满时读操作并
图５异步空满信号被同步
不能马上开始，而是延迟了几个周期，但是不会出现 ＦＩＦＯ已经空了还继续读的错误情况。
２．３切换信号的产生 由于本文设计中采用了乒乓操作，必然涉及到如
地址生成器生成４ ｂｉｔ格雷码指针ｉｎ—ｐｔｒ，最高位 ｍｓｂ用来标识现在正在对哪个ＤＰＲＡＭ进行操作，而 实际的操作地址ｐｔｒ是由ｉｎ—ｐｔｒ的最高两位异或再加 上ｉｎ—ｐｒｔ的后两位得到的，如图３所示。这里加入一 个ｍｓｂ用来标识所操作的ＤＰＲＡＭ，是为了在判断空满 时的方便，在后面将详细讲述。 ２．２空、满信号的判断
空、满信号的产生是设计任何类型ＦＩＦＯ的关键
Ｆ二二匝乎—］
ＯＯ ０ ０ Ｏ００１ ＯＯｌ １ Ｏ０１０
，Ｏ Ｏ ０ Ｏ０１ Ｏｌ １ Ｏ１０
地址生成器产 生的格雷码指
针ｉｎ』ｔ‘
０１ １Ｏ ０１ １ １ Ｏｌ ０ｌ ０１０ ｏ
１１ ｏ ｏ １ｌ Ｏｌ ｌ１ １ ｌ １１ １Ｏ ｌＯｌ０ １０ｌ １ ｌＯＯｌ ｌ ＯＯＯ
保守的空满判断能够满足ＦＩＦＯ的设计要求。 ２．５ Ｆ豫。设计的总体模块
何选择ＤＰＲＡＭ进行读写操作的问题。我们声明一个 ｓｅｌ信号解决这个问题。ｓｅｌ信号作为读操作选中的
根据上述一些乒乓ＦＩＦＯ关键模块的设计方法， 图７给出了用乒乓ＤＰＲＡＭ实现异步ＦＩＦＯ的总体设
ＤＰＲＡＭ，而写操作的ＤＰＲＡＭ用ｓｅｌ取反得到，这样就 避免了读写同时对同一块ＤＰＲＡＭ操作的可能。复位
２异步ｎＦｏ的设计问题及解决方案
本文所述的异步ＦＩＦＯ是指读写时钟不同步，数 据由某一个时钟域的控制信号写入，而由另一个时钟 域的控制信号将数据读出。也就是说，读写指针的变 化动作由不同的时钟产生，而空满标志的产生要通过 比较读写指针得到。因此，对ＦＩＦ０空或满的判断是 跨时钟域的。当一个信号从一个时钟域传递到另外一 个时钟域时，经常会出现亚稳态问题Ｌ１ Ｊ，解决这一问 题的最简单方法是使用同步器，使得在另外一个时钟 域的采样信号足够稳定。但是，要把一个ｎ位的数据 同步到另外一个时钟域，由于同一时刻可能有不止１
ｃ）写控制模块。写时钟ｗｃｌｋ控制下的同步写时 钟域，包括写指针和满逻辑的产生。由于ａｆｕｌｌ—ｎ信号 的声明是因为写指针的增加，而其失效是因为读指针 （读时钟域产生，异步于写时钟域）的增加，所以要把 异步信号ａｆｕｕ—ｎ同步到读时钟域产生ｆｕｌｌ信号。
ｄ）异步比较模块。这是一个异步的指针比较模 块，通过对读写指针以及最高有效位ｍｓｂ的比较，产 生异步空满标志信号和ＤＰＲＡＭ的选择信号ｓｅｌ。这
为了更简单有效地防止ＦＩＦＯ出现上溢出（写指 针超过读指针覆盖有效数据）或者下溢出（读指针超 过写指针读到无效数据），对本文设计中的乒乓操作 做如下限制：同一时刻，数据从一块ＤＰＲＡＭ写入，从 另外一块读出，读写不能同时操作同一块ＤＰＲＡＭ。也 就是说，只有当一块ＤＰＲＡＭ写满时，才可以去读；只 有当一块ＤＰＲＡＭ读空时，才可以去写。
·１５·
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电子工程师
２００５年６月
部分仅包括异步比较组合逻辑，不包含时序逻辑。 ｅ）双路选择模块。由于采用乒乓操作，使能信号
以及输出数据都需要通过ｓｅｌ信号进行选择，以决定 选择哪块ＤＰＲＡＭ。由于ＱｕａｒｈｌｓⅡ中的兆函数ＤＰＲＡＭ的 数据输出有２个时钟周期的延迟Ｌ４ Ｊ，因此ｒＤａｔａ的双 路选择模块的ｓｅｌ信号需要延迟２个周期，以保证把整 个ＤＰＲＡＭ中的数据读完。
第３１卷第６期 ２００５年６月
电子工鹾师
ＥＬＥＣＴＲＯＮＩＣ ＥＮＧＩＮＥＥＲ
Ｖ０１．３ｌ Ｎｏ．６ Ｊｕｎ．２００５
基于乒乓操作的异步ＦＩＦｏ设计及ＶＨＤＬ实现
王 智，罗新民 （西安交通大学信息与通信工程学科系，陕西省西安市７１００４９）
【摘要】 目前的ＰＬＤ（可编程逻辑器件）例如ＦＰＧＡ（现场可编程门阵列）凭借其灵活、方便、资 源丰富的优势在很多领域得到了广泛应用。随着其片内存储资源的增加，把ＦＩＦＯ（先进先出）器件集 成到ＰＬＤ中是一种方便地代替专用ＦＩＦＯ芯片的实现方法。根据异步ＦＩＦＯ的设计方法，引入乒乓操 作的设计技巧，给出了一种用ＦＰＧＡ实现异步ＦＩＦＯ的设计方案。
１００
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万方数据
图４异步空满信号产生逻辑框图
８｝年势１ 第３ｌ卷第６期
王智，等：基于乒乓操作的异步ＦＩＦＯ设计及ＶＨＤＬ实现
·微电子与基础产品·
。。１ｋ厂—也到厂１鼍刘
功能的正确性，唯一影响的也就是ＦＩＦＯ效率有所降 低。对于写ＦＩＦＯ时，可能在一块ＤＰＲＡＭ已经被读空
互互二二二二二土二
是如果这时写操作已开始对Ｄ腿ＡＭ２的操作，即ｍｓｂ
和ｗｍｓｂ不相同，读写在操作不同的存储单元，不会造 成任何的读写错误，因此不声明任何空满信息。类似 地，满信号也有同样的过程。其逻辑框图见图４。
异步的空满信号产生后，异步满信号要同步到写 时钟域，异步空信号要同步到读时钟域，以消除亚稳态 的影响，并向外部输出同步空满信号。同步器一般采 用两个触发器级联而成，本文采用图５逻辑结构。
ｌ ｌ０ １ １１ １０ ｌ
给ＤＰＲＡＭ的／㈨ｏ
格雷指针ｐ竹＼ｏ ｏ ｏ
ＯＯ ｌ ０ ｌｌ Ｏ１０ ｌ ｌ０ Ｉ １ｌ ｌ０１ ＼ｌ ＯＯ
图３ ＤＰＲＡＭ的地址指针的分配
之一。在这里通过异步的比较读写指针ｐｔｒ以及读写 指针的ＭＳＢ进行判断，然后产生两个异步的空满标志 信号送入读写模块进行同步，最后向外界输出两个同 步的空满信号。下面举例说明空、满信号的产生过程。
虽然空、满标志是保守的，但是这并不影响ＦＩＦＯ
万方数据
图７ 用ＤＰＲＡＭ实现的异步ＦⅡＯ框图
ａ）ＤＰＲＡＭ模块。是整个ＦＩＦＯ的存储单元，用 Ａｌｔｅｒａ公司的开发工具ＱｕａｒｔｕｓⅡ中的２端口ＲＡＭ兆 函数实现。
ｂ）读控制模块。读时钟ｒｃｌｋ控制下的同步读时 钟域，包括读指针和空逻辑的产生。由于ａｅｍｐｔｙ—ｎ信 号的声明是因为读指针的增加，而其失效是因为写指 针（写时钟域产生，异步于读时钟域）的增加，所以要 把异步信号ａｅｍｐｔｙ－ｎ同步到读时钟域产生ｅｍｐｔｙ信 号。
收稿日期：２００５旬３－１４；修回日期：２００５－０５一１３。
万方数据
出缓冲模块。如此循环，周而复始。 乒乓操作的最大特点是，通过输入数据选择单元
和输出数据选择单元按节拍相互配合切换，将经过缓 冲的数据流没有时间停顿地送到运算处理单元，进行 运算和处理。把乒乓操作模块当做一个整体，站在这 个模块的两端看数据，输人数据流和输出数据流都是 连续不断的，没有任何停顿，因此非常适合对数据流进 行流水线式处理。所以乒乓操作常常被应用于流水线 式算法，完成数据的无缝缓冲和处理。
位发生变化（比如３叫，二进制为０１１斗１００，数据的３
位比特全部发生了变化），用同步器进行同步，得到的 采样信号可能是不同于数据变化前后数值的其他值， 以至于产生错误的ＦＩＦＯ标志。解决这一问题的办法
·１３·
·微电子与基础产品·
电子工套师
２００５年６月
是地址指针使用格雷码，由于其数值变化前后只有ｌ 位变化，因此被采样的值或者是改变之前的值，或者是 改变之后的值，不会出现其他情况。 ２．１读写指针的产生
当印ｔｒ到达ＤＰＲＡＭ２的最底端，也就是ｉｎ一叩ｔｒ＝ １０００，ｒｐｔｒ＝１００时，说明在这个读时钟周期过去之后， 下一个时钟周期到来时，ＤＰＲＡＭ２就要被读空了，这时 我们声明一个信号ｄｉｒｅｃｔｉｏｎ＝０，意味着ＤＰＲＡＭ２将要
为空。在下面的时钟周期内，如果ｉｎ一印ｔｒ继续累加就 变为００００，最高有效位珊ｓｂ就会变化。也就是说，在 ｄｉｒｅｃｔｉｏｎ声明以后，我们需要监视的是ｍｓｂ信号，如果 珊ｓｂ进行了翻转，但是这时写操作仍在对ＤＰＲＡＭｌ进 行操作，即这时的珊ｓｂ与ｗｍｓｂ将相同，那么这时就应 该立即声明一个空信号，因为读操作赶上了写操作，读 与写将要操作同一块ＤＰＲＡＭ了，这是不允许的。但
计框图。 ：一一一一一一一一一一一一…一二二一一一一一一一一一？一…一一一一一一一一一：
时，ｓｅｌ选中ＤＰＲＡＭｌ，ｓｅｌ信号之后的变化条件为：读
操作和写操作全部完成一次，就进行一次翻转，即ｓｅｌ
信号变化一次，使读ＤＰＲＡＭ变为写ＤＰＲＡＭ，写
ＤＰＲＡБайду номын сангаас变为读ＤＰＲＡＭ。当读写指针ｐｔｒ都指向０００
关键词：乒乓操作，异步ＦＩＦＯ，ＶＨＤＬ，ＦＰＧＡ 中图分类号：ＴＰ４９２
０引言
ＦＩＦＯ（协ｒｓｔ—ｉｎ ６ｒｓｔ－ｏｕｔ，先进先出）是一种常用电 路器件，通常用于数据的缓存和容纳异步信号的频率 或相位差异。用ＰＬＣ（可编程逻辑器件）进行项目开 发时，可将ＦＩＦＯ器件集成进去，从而避免专用ＦＩＦＯ 芯片带来的诸多不便。但在一般的ＰＬＤ例如Ａｌｔｅｒａ 公司的产品中，其开发工具ＱｕａｒｔｕｓⅡ提供的ＦＩＦＯ模 块效率比较低，其读写操作不能同时进行：写ＦＩＦＯ时 读等待，直到ＦＩＦＯ写满才能开始读；读ＦＩＦ０时写等 待，直到ＦＩＦＯ读空才能开始写。本文利用乒乓操作 的优势，设计了一种更高效率的异步ＦＩＦ０实现方式。
１乒乓操作
乒乓操作是一种用于数据流控制的处理技巧。典 型的乒乓操作方法如图ｌ所示。数据缓模块可以为任
臀劂羹雾旧 何存储模块，在本文中使用的是双口ＲＡＭ（ＤＰＲＡＭ）。 ．Ｉ选择单元ｒ１ （ＤＰＲＡＭ）ｒＶＩ选择单元１．恳五再忑司 ｆ２选１ Ｈ数豁蕊挚２Ｈ ｕ到 ２选１
乒乓操作的处理流程描述如下：输人数据流通过 输入数据选择单元等时地将数据流分配到两个数据缓 冲区。在第１个缓冲周期，将输入的数据流缓存到数 据缓冲模块１，在第２个缓冲周期，通过输入数据选择 单元的切换，将输入的数据流缓存到数据缓冲模块２， 同时，将数据缓冲模块ｌ缓存的第１个周期的数据通 过输出数据选择单元的选择，送到运算处理单元进行 处理。在第３个缓冲周期，再次切换数据的进入与输
３ Ｖ加ＤＬ实现及仿真
根据上述设计思路，设计了深度为１６、数据宽度 为８ ｂｉｔ的异步ＦＩＦＯ，用ＶＨＤＬ＂１语言编写各个模块， 并在Ａｌｔｅｍ公司的开发环境ＱｕａｎｕｓⅡ２．２中针对Ｃｙ— ｃｌｏｎｅ系列ＦＰＧＡ（现场可编程门阵列）进行了综合和 仿真，其写、读ＦＩＦＯ时序仿真结果分别如图８、图９所 示。观察空信号ｅｍｐｔｙ，满信号ｆｕｌｌ以及选择信号ｓｅｌ 的变化情况，完全满足设计要求。并且可以发现，读写 ＦＩＦＯ是可以同时进行的，这是因为在ＦＩＦＯ中引入乒 乓操作，提高了数据的传输效率。
并且最高有效位ｍｓｂ不相同时，说明上一次的读写操
作全部完成并等待下一次的读写操作，这时就需要切
换ｓｅｌ信号了。其逻辑框图如图６所示。
图６ ｓｄ信号的逻辑框图
２．４保守的空满标志 本文设计中ＦＩＦＯ的空满标志是保守的，也就是
说，ＦＩＦｏ的空满标志是立即有效的，而其失效是在一 段时间之后。
当读指针读完某块ＤＰＲＡＭ而写操作还没有完成 另外一块时，就会声明异步空ａｅｍｐｔｙ—ｎ信号，此信号 会立即ｓｅｔ同步触发器，使触发器输出为“１”，即向外 部声明ｅｍｐｔｙ信号，如图５所示。当写完另外一块 ＤＰＲＡＭ之后，也就是说，在写指针累加到另外一块 ＤＰＲＡＭ的深度时，需要异步空ａｅｍｐｔｙ—ｎ无效，显然此 信号的无效是受到写时钟控制的。而ｅｍｐｔｙ信号是在 读时钟域同步ａｅｍｔｐｙ—ｎ信号得到，由于同步器使用了 ２个触发器，因此ｅｍｐｔｙ信号的无效要经过至少２个周 期的延迟。总之，空信号的声明是及时的，而空信号的 失效是保守的，即实际ＦＩＦＯ已经非空了，但是ｅｍｐｔｙ 信号还没有变为无效，要经过几个读时钟周期的延迟。 对于满信号也是类似的情况。
图２所示是一种格雷码指针的生成逻辑框图‘引。
图２格雪码生成逻辑框图
读写指针进行累加的前提条件有两个，一个是读 或写使能有效，二是空或满标志无效。必须保证这两 个条件都为真时，地址指针才开始累加，进行ＦＩＦＯ的 读或者写。
图２所示的格雷码产生逻辑框图与文献［２］中的 相比，多了一个触发器单元但减少了组合逻辑。组合 逻辑的减少，有助于提高器件的运行速度。虽然触发 器的增多会使用更多的片上资源，但是现在的ＰＬＤ片 上资源非常丰富，不会造成片上资源紧张，这已经不是 设计所需要考虑的主要因素了。
时写操作并不能马上开始，而是延迟了几个周期，但是
不会出现ＦＩＦＯ已经满了还继续写的错误情况；对于
读ＦＩＦＯ时，可能在一块ＤＰＲＡＭ已经写满时读操作并
图５异步空满信号被同步
不能马上开始，而是延迟了几个周期，但是不会出现 ＦＩＦＯ已经空了还继续读的错误情况。
２．３切换信号的产生 由于本文设计中采用了乒乓操作，必然涉及到如