电子科技大学22春“电子信息工程”《EDA技术》期末考试高频考点版(带答案)试卷号：3

电子科技大学22春“电子信息工程”《EDA技术》期末考试高频考点版
（带答案）
一.综合考核(共50题)
1.
VHDL常用的库是()标准库。

A.IEEE
B.STD
C.WORK
D.PACKAGE
参考答案：A
2.
下面哪一条命令是MAXPLUSII在时序仿真时执行加载节点的命令?()
A.file-set project to current file
B.assign-pin/location chip
C.node-enter node from SNF
D.file-create default symbol
参考答案：C
3.
符合1988VHDL标准的标识符是()。

A.a_2_3
B.a___2
C.2_2_a
D.2a
参考答案：A
4.
下列关于信号的说法不正确的是()。

A.信号相当于器件内部的一个数据暂存节点。

B.信号的端口模式不必定义，它的数据既可以流进，也可以流出。

C.在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用。

D.信号在整个结构体内的任何地方都能适用。

5.
“a=4’b1100，b=4’bx110”选出正确的运算结果()。

A.a&b=0
B.a&&b=1
C.b&a=x
D.b&&a=x
参考答案：B
6.
VHDL语言中变量定义的位置是()。

A.实体中中任何位置
B.实体中特定位置
C.结构体中任何位置
D.结构体中特定位置
参考答案：D
7.
EDA设计流程包括()、设计输入、设计处理和器件编程四个步骤。

A.设计准备
B.总体设计
C.详细设计
D.设计数据
参考答案：A
8.
MAXPLUSII中VHDL文件名必须和()名相同。

A.项目、结构体
B.实体、结构体
C.项目、实体
D.结构体
参考答案：C
Xilinx公司开发的开发软件为()。

A.ISE
B.ispDesignEXPERT系列
C.QuartusⅡ
D.MaxplusⅡ
参考答案：A
10.
如果a=1，b=0，则逻辑表达式(a AND b) OR( NOT b AND a)的值是()。

A.0
B.1
C.2
D.不确定
参考答案：B
11.
VHDL文本编辑中编译时出现如下的报错信息：Error:Line1,File e:\muxfile\mux21.tdf:TDF syntax error…… 其错误原因是()。

A.错将设计文件的后缀写成.tdf而非.vhd
B.错将设计文件存入了根目录，并将其设定成工程
C.设计文件的文件名与实体名不一致
D.程序中缺少关键词
参考答案：A
12.
执行MAX+PLUSII的()命令，可以为设计电路建立一个元件符号。

A.create default symbol
B.simulator
piler
D.timing analyzer
参考答案：A
在下面对综合的描述中，()是错误的。

A.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件
B.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束
C.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系不是唯一的
D.综合是纯软件的转换过程，与器件硬件结构无关
参考答案：D
14.
Altera公司开发的开发软件为()。

A.Foundation
B.ispDesignEXPERT
C.MaxplusⅡ
D.ISE
参考答案：C
15.
在VHDL的CASE语句中，条件语句中的“=>”不是操作符号，其作用相当于()。

A.IF
B.THEN
C.AND
D.OR
参考答案：B
16.
下列关于信号的说法不正确的是()。

A.信号相当于器件内部的一个数据暂存节点
B.信号的端口模式不必定义，它的数据既可以流进，也可以流出
C.在同一进程中，对一个信号多次赋值，其结果只有第一次赋值起作用
D.信号在整个结构体内的任何地方都能适用
参考答案：C
17.
B.原理图输入设计方法一般是一种自底向上的设计方法
C.原理图输入设计方法无法对电路进行功能描述
D.原理图输入设计方法也可进行层次化设计
参考答案：C
18.
提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为()。

A.核
B.核
C.核
D.不是
参考答案：A
19.
变量是局部量，可以写在()。

A.实体中
B.进程中
C.线粒体
D.种子体中
参考答案：B
20.
在VHDL中，用语句()表示检测clock的下降沿。

A.clock’EVENT
B.clock’EVENT AND clock=‘2’
C.clok=‘1’
D.clock’EVENT AND clock=‘1’
参考答案：D
21.
常用的硬件描述语言有()。

A.VHDL、Verilog、C语言
B.ABEL、C++
参考答案：C
22.
EDA的设计验证包括()、时序仿真和器件测试三个过程。

A.形式仿真
B.数值仿真
C.功能仿真
D.行为仿真
参考答案：C
23.
一个完整的VHDL程序，至少应包括三个基本组成部分是()。

A.实体、子程序、配置
B.实体、结构体、配置、函数
C.结构体、状态机、程序包和库
D.实体、结构体、程序包和库
参考答案：D
24.
在VHDL的IEEE标准库中，预定义的标准逻辑位数据STD_LOGIC有()种逻辑值。

A.2
B.3
C.8
D.9
参考答案：D
25.
如果A、B均为为std_logic_vector的数据类型，A的值为“100”，B的值为“011”，则BA的值为()。

A.100011
B.011100
C.110011
D.010011
26.
一个完整结构的结构体由哪两个基本层次组成()。

A.数据说明和进程
B.结构体说明和结构体功能描述
C.顺序描述语句和并行执行语句
D.结构体例化和结构体赋值
参考答案：B
27.
时间尺度定义为timescale 10ns/100ps，选择正确答案()
A.时间精度10ns
B.时间单位100ps
C.时间精度100ps
D.时间精度不确定
参考答案：C
28.
不符合进程语句启动条件的是()。

A.if语句
B.wait语句
C.敏感信号量
D.wait语句或敏感信号量
参考答案：A
29.
EDA的设计验证包括功能仿真、()和器件测试三个过程。

A.形式仿真
B.时序仿真
C.数值仿真
D.行为仿真
参考答案：B
使用STD_LOGIG_1164使用的数据类型时()。

A.可以直接调用
B.必须在库和包集合中声明
C.必须在实体中声明
D.必须在结构体中声明
参考答案：B
31.
一个设计实体可以拥有一个或多个()。

A.实体
B.结构体
C.输入
D.输出
参考答案：B
32.
请在下例的语句中选择所需的符号____。

signal a,b,c：std_logic;c____a+b after 10ns;
A.:=
B.C.==
D.=
参考答案：B
33.
在元件例化语句中，用()符号实现名称映射，将例化元件端口声明语句中的信号与PORT MAP中的信号名关联起来。

A.=
B.：=
C.D.=>
参考答案：D
34.
VHDL的字符是以()括起来的数字、字母和符号。

C.括号
D.方括号
参考答案：A
35.
下列关于变量的说法正确的是()。

A.变量是一个局部量，它只能在进程和子程序中使用
B.变量的赋值不是立即发生的
C.在进程的敏感信号表中，既可以使用信号，也可以使用变量
D.变量赋值的一般表达式为目标变量名表达式
参考答案：A
36.
进程中的信号赋值语句，其信号更新是()。

A.按顺序完成
B.比变量更快完成
C.在进程的最后完成
D.以上都不对
参考答案：C
37.
在VHDL的IEEE标准库中，预定义的标准逻辑位STD_LOGIC的数据类型中是用()表示的。

A.小写字母和数字
B.大写字母数字
C.大或小写字母和数字
D.全部是数字
参考答案：B
38.
关于VHDL中的数字，请找出以下数字中最大的一个：()。

A.2#1111_1110
B.#8#276
C.#0#170
参考答案：A
39.
Altera FLEX 10K 系列器件中的EAB大小为()位。

A.256
B.512
C.1024
D.2048
参考答案：D
40.
在VHDL中，条件信号赋值语句WHEN_ELSE属于()语句。

A.并行和顺序
B.顺序
C.并行
D.任意
参考答案：A
41.
使用QuartusⅡ工具团建修改设计元件符号，应采用()方式。

A.图形编辑
B.文本编辑
C.符号编辑
D.波形编辑
参考答案：C
42.
符合1987VHDL标准的标识符是()。

A.2A
B.A+2
C.A_2
D.22
参考答案：C
43.
关于1987标准的VHDL语言，标识符的正确描述是()。

A.下划线可以连用
B.下划线不能连用
C.不能使用下划线
D.可以使用任何字符
参考答案：B
44.
2006年推出的Core2微处理器芯片的集成度达()万只晶体管。

A.2亿3千
B.2亿
C.1亿
D.5亿
参考答案：A
45.
下例程序执行后，X和Y的值分别为()。

Process(A,B,C) variable D:std_logic; begin D:=A; XA.B+C 和B+A
B.B+A和B+C
C.B+C和B+C
D.B+A和B+A
参考答案：B
46.
在VHDL中，可以用()表示数据或地址总线的名称。

A.下标名
B.段名
C.总线名
D.字符串
参考答案：B
47.
传统电路设计思想是()。

A.自下而上
B.自外而里
C.自上而下
D.自里而外
参考答案：A
48.
VHDL语言中变量定义的位置是()。

A.实体中任何位置
B.实体中特定位置
C.结构体中任何位置
D.结构体中特定位置
参考答案：D
49.
EDA工具不包括()等模块。

A.HDL综合器
B.控制器
C.适配器
D.下载器
参考答案：B
50.
过程中的信号赋值语句，其信号更新是()。

A.按顺序完成
B.比变量更快完成
C.在进程的最后完成
D.都不对
参考答案：C。