一种高性能的CMOS电压比较器设计
电压比较器实验报告
实验报告课程名称：电路与电子技术实验指导老师：成绩：实验名称：电压比较器及其应用实验类型：电子电路实验同组学生姓名：一、实验目的二、实验内容三、主要仪器设备四、实验数据记录、处理与分析五、思考题及实验心得一、实验目的1．了解电压比较器与运算放大器的性能区别；2．掌握电压比较器的结构及特点；3．掌握电压比较器电压传输特性的测试方法；4．学习比较器在电路设计中的应用。
二、实验内容及原理实验内容1．设计过零电压比较器电路，反相输入端接地，同相输入端接1kHz、1V正弦波信号，测量并绘制输出波形和电压传输特性曲线。
2．设计单门限电压比较器电路，同相输入端接1V直流电压，反相输入端接1kHz、1V正弦波信号，测量3．并绘制输出波形和电压传输特性曲线。
4．设计反相输入（下行）滞回电压比较器，反相输入端接1kHz、1V正弦波信号，测量并绘制输出波形和电压传输特性曲线。
5．设计窗口电压比较器电路，输入为1kHz、5V三角波信号，设置参考电压Vref1为1V直流电压，参考电压Vref2为4V直流电压，测量并绘制输出波形和电压传输特性曲线。
6．设计三态电压比较器电路，输入电压信号Vin为1kHz、5V三角波信号，当输入Vin<Vref2时，输出Vout=VOL；Vin<Vref1时，输出Vout=VOH。
实验原理电压比较器（简称为比较器）是对输入信号进行鉴幅和比较的集成器件，它可将模拟信号转换成二值信号，即只有高电平和低电平两种状态的离散信号。
可用作模拟电路和数字电路的接口，也可用作波形产生和变换电路等。
比较器看起来像是开路结构中的运算放大器，但比较器和运算放大器在电气性能参数方面有许多不同之处。
运算放大器在不加负反馈时，从原理上讲可以用作比较器，但比较器的响应速度比运算放大器快，传输延迟时间比运算放大器小，而且不需外加限幅电路就可直接驱动TTL、CMOS等数字集成电路。
但在要求不高情况下也可以考虑将某些运算放大器（例如：LM324、LM358、μA741、TL081、OP07、OP27等）当作比较器使用。
cmos电压迟滞比较器电路
cmos电压迟滞比较器电路标题：CMOS电压迟滞比较器电路的原理与应用导语：本文将深入探讨CMOS电压迟滞比较器电路的原理与应用。
通过分析其工作原理、特点和优势，我们可以更好地理解它在现代电路设计中的重要性和应用价值。
摘要：CMOS电压迟滞比较器电路是一种关键的电子元件，其通过比较输入电压与参考电压，产生高或低电平输出。
本文将从基本原理的介绍开始，详细讨论CMOS电压迟滞比较器电路的结构、工作方式和性能特点，并介绍其在数模转换、振荡器等领域的应用。
目录：1. 引言2. CMOS电压迟滞比较器电路的基本原理3. CMOS电压迟滞比较器电路的结构和工作方式4. CMOS电压迟滞比较器电路的性能特点4.1 高输入阻抗和低功率消耗4.2 快速响应和高精度4.3 低噪声和抗干扰能力强5. CMOS电压迟滞比较器电路的应用5.1 数模转换5.2 振荡器5.3 其他应用领域6. 我对CMOS电压迟滞比较器电路的个人观点和理解7. 总结1. 引言CMOS电压迟滞比较器电路是一种用于比较输入电压和参考电压的重要元件。
它在现代集成电路设计中发挥着关键作用，广泛应用于数模转换、振荡器以及其他各种电路设计中。
在本文中，我们将对CMOS 电压迟滞比较器电路进行深入研究，以更好地了解其原理、结构、性能特点和应用。
2. CMOS电压迟滞比较器电路的基本原理CMOS电压迟滞比较器电路通过将输入电压与参考电压进行比较，输出高或低电平。
其基本原理基于MOS管的开关特性。
当输入电压大于参考电压时，输出结果为高电平；当输入电压小于参考电压时，输出结果为低电平。
这种电路可以通过调整参考电压的阈值、电流源和电压迟滞等参数，实现不同的比较功能。
3. CMOS电压迟滞比较器电路的结构和工作方式CMOS电压迟滞比较器电路一般由输入级、差分放大器和输出级等部分组成。
输入级主要负责将输入电压进行增益放大，差分放大器用于进行输入电压和参考电压的比较，并输出差分信号，输出级将差分信号转化为高或低电平输出。
CMOS高增益比较器
三、相关参数具体仿真
在仿真前一定要首先确定运放的实际负载，包括电阻、电容负载，还 应包括电流源负载，只有负载确定之后，仿真出的结果才是有意义的。 不同的应用场合对运放的性能指标要求也不一样，并不需要在任何时 候都要将运放的所有指标都进行仿真，所以，在仿真之前要明确应该要 仿真运放的哪几项指标，那几项指标是可以不仿真的。在仿真时，要对 不同的指标分别建立仿真电路，这样有利于电路的检查。 DC、AC分析是获得电路某一性能指标信息的一种手段，它需要一些 相关的条件来支持，当我们忽略了某一条件或者根本没有弄清还有哪些 条件时，DC、AC分析的结果就可能与实际情况不一致，导致错误的发生。 瞬态仿真则是反映出电路工作的现象，只有瞬态仿真通过，才能说明电 路具备了相应的能力。
输入失调电压仿真电路
注：对单电源运放，Vi取幅度为共模点的直流电压，对双电源运放Vi = 0。 测出VO值。则有VOS = |VO - Vi| (mV)
• 比较阈值 定义：
实际比较器输入与比较参考电平之间的差值需要大于一定数值后比较器 才能输出正确的数字信号。此最小值就是阈值。
Vin+ Vref Vin
V-
M1
M2
V+ Rz Vout
R1 Cc M3 GND M4 M5
CL
一种典型的两级差分运放结构
增益：
g m2g m5 Av= (g ;g ds6 )
主要 极点： p1 =- g 输出电阻：
g m5 1 p 2 =CL m5 rO2,4 rO5,6 CC
g m2 带宽： GB= CC
注：Vi为幅度为1，相位为0的交流信号 （vsin）。对电路进行AC分析(1Hz~1GHz )。 负载RL、CL根据实际电路确定。
集成电路课程设计--cmos反相器的电路设计及版图设计
目录摘要 (3)绪论 (5)1软件介绍及电路原理 (6)1.1软件介绍 (6)1.2电路原理 (6)2原理图绘制 (8)3电路仿真 (10)3.1瞬态仿真 (10)3.2直流仿真 (11)4版图设计及验证 (12)4.1绘制反相器版图的前期设置 (12)4.2绘制反相器版图 (13)4.3 DRC验证 (15)结束语 (17)参考文献 (18)摘要CMOS技术自身的巨大发展潜力是IC高速持续发展的基础。
集成电路制造水平发展到深亚微米工艺阶段，CMOS的低功耗、高速度和高集成度得到了充分的体现。
本文将简单的介绍基于ORCAD和L-EDIT的CMOS反相器的电路仿真和版图设计，通过CMOS反相器的电路设计及版图设计过程，我们将了解并熟悉集成电路CAD的一种基本方法和操作过程。
关键词：CMOS反相器ORCAD L-EDIT版图设计AbstractThe huge development potential of CMOS technology itself is the foundation of sustainable development of IC high speed. The manufacturing level of development of the integrated circuit to the deep sub micron technology, CMOS low power consumption, high speed and high integration have been fully reflected. In this paper, the circuit simulation and layout design of ORCAD and L-EDIT CMOS inverter based on simple introduction, through the circuit design and layout design process of CMOS inverter, we will understand and a basic method and operation process, familiar with IC CAD.Keywords: CMOS inverter layout ORCAD L-EDIT绪论20世纪是IC迅速发展的时代。
电压比较器工作原理及电路图分析
工作原理及电路图分析
目录
01
电压比较器简介
02
电压比较器工作原理
03
电压比较器电路图浅析
01
电压比较器简介
一. 电压比较器简介
电压比较器可以说是集成运放非线性应用电路，通常应用于各种 电子设备中，那么什么是电压比较器呢？下面让我们来对其进行简单 的了解。 在工作状态下，电压比较器会将一个模拟量电压信号和一个参考 固定电压相比较，在二者幅度相等的附近，输出电压将产生跃变，相 应输出高电平或低电平。比较器可以组成非正弦波形变换电路及应用 于模拟与数字信号转换等领域。总的来说，电压比较器是对输入信号 进行鉴别与比较的电路，是组成非正弦波发生电路的基本单元电路。 常用的电压比较器有单限比较器、滞回比较器、窗口比较器、三态电 压比较器等。 并且，电压比较器可用作模拟电路和数字电路的接口，还可以用 作波形产生和变换电路等。利用简单电压比较器可将正弦波变为同频 率的方波或矩形波。 在一般应用中，有时也可以用线性运算放大器，在不加负反馈的 情况下，构成电压比较器来使用。我们知道，运放是通过反馈回路和 输入回路的确定“运算参数”，比如放大倍数，反馈量可以是输出的 电流或电压的部分或全部。而比较器则不需要反馈，直接比较两个输 入端的量，如果同相输入大于反相，则输出高电平，否则输出低电平。 电压比较器输入是线性量，而输出是开关（高低电平）量。
工博士商城
02
电压比较器工作
原理
二. 电压比较器工作原理
电压比较器可以看作是放大倍数接近“无穷大”的运算放大器。可 用来比较两个电压的大小(用输出电压的输入端电压高于”－”输入端时，电压比较器输 出为高电平；当”+”输入端电压低于”－”输入端时，电压比较器输出 为低电平；可工作在线性工作区和非线性工作区。工作在线性工作区时 特点是虚短，虚断；工作在非线性工作区时特点是跳变，虚断； 由于比较器的输出只有低电平和高电平两种状态，所以其中的集成 运放常工作在非线性区。从电路结构上看，运放常处于开环状态，又是 为了使比较器输出状态的转换更加快速，以提高响应速度，一般在电路 中接入正反馈。下面让我们来看看详细的电压比较器原理分析。
高速高精度钟控比较器的设计
的设计。
关 键 词 ：高 速 比 较 器 ：高精 度 比较 器 ：钟 控 比较 器 ：正 反 馈 ；回 馈 噪 声 中图 分 类 号 ：Ｔ ３ Ｎ４ 文 献标 识 码 ：Ａ 文 章编 号 ：１ ７ — ２ ６（ ０ ０） ０ ０１ ５ ０ ６ ４ ６ ３ ２ １ １— ８ — ４
Ｄ ｅ ｉ ｎ ｏ ｇ ｓ ｅ ｇ ｒ ｓ ｌ ｉ ｎ ｌ ｃ ｅ ｏ ｐａ ａ ｏｒ ｓｇ ｆｈｉ ｈ— ｐｅ ｄ ｈｉ ｈ— ｅ ｏ ｕｔｏ ｃｏ ｋ ｄ ｃ ｍ ｒｔ
ＬＩＤａ ｎ，ＸＩ Ｘｉｏ— ｎ Ｎ ａ ｎｉｇ
（ｈ ｎａｇＵ ｉ ｒｉ ｅｈ ｏ ｇ ， ｈ ｎａ ｇ １ ８０ Ｃ ｉａ Ｓ ｅ ｙｎ ｎ ｅｓｙｏ ｃ ｎｌ ｙ Ｓ ｅｙｎ １０ ７ ， ｈｎ ） ｖ ｔ ｆＴ ｏ
Ａｂｓ ｒ ｃ ：Ｔｏ ｇ ｒ ｎ ｅ ｌ ｂｔ ｈ ｇ ｒ ｓ ｌ ｉ ｎ ｆ ｎ Ａ／ ｃｏ ｖ ｒ ｅ ， ａ ｉ ｈ— ｐ ｅ ｈ ｇ ｒ ｓ ｌ ｉｎ ｌｃ ｄ ｃ ｍｐａ ａｏ ｔａ ｔ ｕａ ａ ｔｅ ａ ０一 ｉ ｉ ｈ— ｅ ｏｕｔｏ ｏｒａ Ｄ ｎ ｅ ｔ ｒ ｈ ｇ ｓ ｅ ｄ ｉ ｈ—ｅ ｏｕｔ ｏ ｃｏ ｋｅ ｏ ｒ ｔｒ
第 ｌ ８卷 第 ｌ ０期
Ｖｏ ． ８ １ １ Ｎ ．０ ｏ１
电 子 设 计 工 程
高速低功耗CMOS动态锁存比较器的设计
高速低功耗CMOS动态锁存比较器的设计李靖坤;杨骁;陈国晏;娄付军;邱伟彬【摘要】A high-speed low-power dynamic latched comparator including a pre-amplifier,a latched compara-tor and a SR-latch is presented.A novel reset circuit that only has one PMOS transistor is adopted for the latched comparator,which can realize the electric charge reusing.As a result,the delay and power consump-tion are reduced.The parasitic capacitance of input transistors of the SR-latch acts as the load capacitance of the latched comparator.An improved method for the SR-latch is adopted to avoid shifting of the input offset voltage caused by the load capacitance mismatch of the latched comparator.The comparator is implemented with TSMC 0.18 μm complementary metal-oxide-semiconductor(CMOS)technology.Simulation results show that a sensitivity of 0.3 mV and a maximum input offset of 8 mV are achieved with the operating frequency of 1 GHz,and the power consumption is 0.2 mW with 1 .8 V supply.The dynamic latched comparator is concise and simple to implement,and has features of low power.%提出一种高速低功耗动态锁存比较器,电路包含预放大器、锁存比较器和SR 锁存器 3 部分.采用一种新的锁存比较器复位电路,该电路仅由一个P沟道金属氧化物半导体(PMOS)管构成,实现电荷的再利用,减小了延迟,降低了功耗.SR锁存器输入端口的寄生电容为锁存比较器的负载电容,对 SR 锁存器的输入端口进行改进,避免由于锁存比较器的负载电容失配导致的输入失调电压偏移的问题.电路采用TSMC 0.18 μm 互补金属氧化物半导体(CMOS)工艺实现.结果表明:电源电压为1 .8 V,时钟频率为1 GHz时,比较器精度达0.3 mV;最大输入失调电压为8 mV,功耗为0.2 mW;该比较器具有电路简单易实现、功耗低的特点.【期刊名称】《华侨大学学报（自然科学版）》【年(卷),期】2018(039)004【总页数】5页(P618-622)【关键词】动态锁存比较器;互补金属氧化物半导体;高速低功耗;失调电压【作者】李靖坤;杨骁;陈国晏;娄付军;邱伟彬【作者单位】华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008;华侨大学信息科学与工程学院,福建厦门 361021;厦门市ASIC与系统重点实验室,福建厦门 361008【正文语种】中文【中图分类】TN432随着现代通信和信号处理技术的广泛应用，高速低功耗的电子设备成为市场的主流.比较器作为模数转换器、数据接收器等系统不可缺少的模块，对其系统的性能指标有着重要的影响[1].常见的比较器有静态锁存比较器[2-3]和动态锁存比较器[4-8].其中，静态锁存比较器无论是在复位阶段还是再生阶段都存在静态电流，速度较慢、功耗较大[3].动态锁存比较器采用一对背靠背交叉耦合的反相器构成正反馈,使小的差分输入信号迅速放大到满摆幅的数字信号输出，具有速度快、功耗低、高输入阻抗、满输出摆幅等优点，在高速电路中得到了广泛地应用[6].然而，传统动态锁存比较器存在失调电压高、回踢噪声大的缺点.在锁存比较器之前，增加一级预放大器可以减小失调电压、回踢噪声的影响.本文在传统动态锁存比较器的基础上，设计一种高速低功耗互补金属氧化物半导体(CMOS)动态锁存比较器.图1 预放大器和锁存比较器电路Fig.1 Pre-amplifier and latched comparator circuit1 比较器电路分析与设计在文献[5]的基础上提出的预放大器和锁存比较器电路，如图1所示.用P沟道金属氧化物半导体(PMOS)管MP5替代原来的复位管MN8，MN9(虚线所示)，实现电荷再利用，减小延迟时间并降低功耗.图1中：MN1～MN3及MP1，MP2构成预放大器；MN4～MN7及MP3～MP7构成锁存比较器；MP5为复位管；时钟(CLK)为低电平时，MP5导通，使M，N两点的电压相等，避免M，N两点残余电荷不相等，从而影响比较器的精度.图2 SR锁存器电路Fig.2 SR latch circuitSR锁存器电路，如图2所示.SR锁存器是由两个首尾交叉连接的或非门构成.若采用图2中NOR1的A输入端和NOR2的B输入端作为SR锁存器的输入引脚，则会造成锁存比较器的两个输出节点out+和out-负载电容不同，这会产生比较器失调电压偏移的问题[9].文中采用两个或非门的同一端引脚B作为锁存比较器的负载，且B输入端连接的是或非门中两个不存在体效应的金属氧化物半导体场效应晶体(MOS)管MN1和MP2，从而避免比较器输入失调电压偏移的问题.文中比较器的工作原理如下所述.其中，N沟道金属氧化物半导体(NMOS)管的阈值电压为VTHN；PMOS管的阈值电压为VTHP.1) 复位阶段.CLK为低电平，MOS管MN1截止，MP1，MP2导通，预放大器将节点Di(Di+和Di-)充电至VDD；MP6，MP7截止，MN4，MN7导通，节点out+，out-被下拉至零电位(GND)，SR锁存器处于保持状态，比较器的输出保持上一个状态不变；复位管MP5导通，使节点M，N的电压相等，MP3，MN5和MP4，MN6为交叉耦合的反相器，此时均截止.2) 再生阶段.CLK为高电平，MOS管MN1导通，MP1，MP2截止，节点Di-和Di+根据输入信号VIP和VIN的不同，以不同的速率放电.记节点Di放电到VDD-|VTHP|的时间为T1，这段时间，MN2，MN3工作在饱和区.假设比较器的差模输入信号很小，则流过MN2，MN3的电流近似相等，记为ID1，忽略二级效应，有(1)式(1)中:(W/L)1为MN2，MN3的宽长比；VIP,VIN为输入电压信号；VS为MN1导通时节点S的电压.节点Di的电压随时间变化可表示为(2)因此，时间T1为T1=(|VTHP|CDi)/ID1.(3)式(3)中:CDi为节点Di+和Di-的寄生电容，CDi=CDi+=CDi-.当VDi下降到VDD-|VTHP|，MP6，MP7管开始导通并工作在饱和区，忽略二级效应，流过MP6，MP7的电流为(4)式(4)中:(W/L)2为MP6，MP7的宽长比.MP6，MP7以电流ID2分别对节点M，N进行充电.此时，MP3，MP4仍然截止，Vout(Vout+和Vout-)等于GND，MN4，MN7工作在深线性区，电流几乎为0.当VM，VN充电到|VTHP|时，MP3，MP4导通，记VM，VN达到|VTHP|的时间为T2，同理有(5)式(5)中:CM，N为节点M，N的寄生电容，CM，N=CM=CN.MP3，MP4导通后，MN4，MN7工作在线性区，流过MN4和MN7的电流为(6)式(6)中:(W/L)3为MN4，MN7的宽长比.节点out+和out-以电流ID2-ID3充电，记Vout达到VTHN的时间为T3，即T3=VTHNCout/(ID2-ID3).(7)式(7)中:Cout为节点out+和out-的寄生电容，Cout=Cout+=Cout-.Vout达到VTHN后，MN5，MN6开始导通，由MP3，MN5和MP4，MN6构成的锁存器开始工作.由于节点Di-和Di+以不同的速率放电，同一时间VDi-和VDi+必然会有一个微小的差值，进而造成Vout+和Vout-产生压差，记为ΔVout，这个压差作为锁存器的初始压差，会被迅速放大到VDD-GND，驱动SR锁存器置0或置1，即比较器的输出.锁存器再生过程需要的时间记为T4[10]，则有(8)τ为锁存器的时间常数，即(9)式(9)中：gm为锁存器的跨导.由以上的分析可知，比较器总的延迟时间约为Tdelay=T1+T2+T3+T4.(10)3) 比较器再次复位.CLK跳变为低电平，MN1截止，MP1，MP2导通，节点Di被充电至VDD；MP6，MP7截止，MN4，MN7导通，节点out+和out-通过MN4和MN7放电到GND；节点M，N的电压因为复位管MP5的导通而相等，且分别通过MP3，MN4支路及MP4，MN7支路放电；当节点M，N的电压放电至|VTHP|时，MP3，MP4截止，忽略亚阈值导电特性，M，N的电压最终保持在|VTHP|不变.当比较器再次处于再生状态，由于节点M，N的电压已经为|VTHP|，所以比较器在再生阶段节约了时间T2，且避免再次对节点M，N进行充电.因此，相较于文献[5]将M，N两点的电压放电到0的做法，文中实现了电荷的再利用，减小了比较器的延迟时间.比较器总的延迟时间缩减为Td=T1+T3+T4.(11)比较器每个周期节约电荷量,即Q=C×V=2×CM，N×|VTHP|.(12)2 电路仿真结果对文中提出的比较器和文献[5]的架构进行设计与仿真.两个电路都采用TSMC 0.18μm CMOS工艺实现，复位管MP5采用的尺寸和文献[5]中复位管MN8，MN9采用的尺寸均为600 nm/180 nm，其他晶体管一一对应.仿真条件：电源电压VDD为1.8 V；时钟频率CLK为1 GHz；温度为27 ℃；工艺角为TT；比较器输入共模电压VCM为0.9 V，输出电容负载为5 fF.比较器的延迟时间(t)和功耗与输入电压的关系(VDD=1.8 V，VCM=0.9 V)，如图3所示.以输入电压ΔVIN=50 mV为例，文献[5]架构比较器的延迟时间为282.85 ps，文中比较器的延时为246.13 ps，改进后的比较器延迟时间减小了36.72 ps，速度提升约13%；文献[5]架构比较器的平均动态功耗为198.8 μW·GHz-1，文中为175.6 μW·GHz-1，平均动态功耗降低了11.7%(此处不包含SR锁存器的功耗).比较器延迟时间和功耗与电源电压的关系(ΔVIN= 50 mV，VCM= VDD -0.4 V)，结果如图4所示.(a) 延迟时间与输入电压 (b) 功耗与输入电压图3 比较器延迟时间和功耗与输入电压的关系(VDD=1.8 V，VCM=0.9 V)Fig.3 Comparators′ delay and power consumption versus input voltage (VDD=1.8 V，VCM=0.9 V)(a) 延迟时间与电源电压 (b) 功耗与电源电压图4 比较器延迟时间和功耗与电源电压的关系(ΔVIN= 50 mV，VCM= VDD -0.4 V)Fig.4 Comparators′ delay and power consumption versus supply voltage (ΔVIN= 50 mV，VCM= VDD -0.4 V)图5 文中比较器最坏情况仿真波形Fig.5 Simulation waveform of proposed comparator in worst case在较低的电源电压下，文中比较器的延时相较于文献[5]架构的比较器最多减小了18.7%；随着电源电压的升高，文中比较器的低功耗优势逐渐增大.在不同温度(-40～125 ℃)和工艺角(FF,TT,SS,FS,SF)下对文中的比较器进行仿真.仿真结果表明：温度为125 ℃，工艺角为SS时，出现最坏情况.此时的瞬态仿真波形，如图5所示.由图5可知：比较器可分辨的最小电压为0.3 mV，延迟时间为729.595 ps.对整个比较器进行100次Monte carlo分析仿真，SR锁存器的输入引脚改进前后输入失调电压(Voffset)的仿真结果，如图6所示.图6中：Vmu为平均值；Vsd 为标准偏差；N为仿真次数;η为概率.由图6可知：SR锁存器的输入引脚改进前，比较器的输入失调电压呈现整体偏移的情况，最大达到14 mV；SR锁存器的输入引脚改进后，失调电压平均值为0.65 mV，标准偏差为3.96 mV，失调电压集中分布在-8～8 mV.(a) SR锁存器改进前 (b) SR锁存器改进后图6 比较器失调电压分布Fig.6 Distribution of comparator′s offset voltage文中比较器与部分文献比较器的性能指标对比，如表1所示.由表1可知：文中比较器在功耗、失调电压等方面有一定优势，适合于高速低功耗的应用.表1 比较器性能指标对比Tab.1 Performance index comparisons of comparators指标特征尺寸/μmVDD/V平均动态功耗/μW·GHz-1Voffset/mV文献[3]0.181.224 600.0 12.5文献[4]0.181.8610.012.0文献[7]0.181.8250.010.0文中0.181.8200.08.03 结束语提出一种高速低功耗动态锁存比较器.锁存比较器的复位电路仅由一个PMOS管组成，实现了电荷的再利用，减小了延迟，降低了功耗.对SR锁存器的输入端口改进后，避免了比较器输入失调电压偏移的问题.电路采用TSMC 0.18 μm CMOS工艺实现，在电源电压1.8 V，时钟频率1 GHz的条件下，比较器精度为0.3 mV，最大输入失调电压为8 mV,功耗为0.2 mW，适合于高速低功耗应用中.参考文献：【相关文献】[1] SCHINKEL D,MENSINK E,KLUMPERINK E A M,et al.A 3-Gb/s/ch transceiver for 10-mm uninterrupted RC-limited global on-chip interconnects[J].Journal of Solid-State Circuits,2006,41(1):297-306.[2] SHEIKHAEI S,MIRABBASI S,IVANOV A.A 0.35 μm CMOS comparator circuit for high-speed ADC applications[C]∥International Symposium on Circuits and Systems.Kobe:IEEE Press,2005:6134-6137.[3] FAHMY G A,POKHAREL R K,KANAYA H,et al.A 1.2 V 246 μW CMOS latched comparator with neutralization technique for reducing kickback noise[C]∥IEEE Region 10 Conference.Fukuoka:IEEE Press,2010:1162-1165.DOI:10.1109/TENCON.2010.5686392. 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CMOS全差分轨对轨跨导器的设计及其应用
摘 要随着集成电路技术的发展，电流模式电路的研究设计已经成为国内外微电子、集成电路设计领域的热门前沿课题。
全差分式跨导运算放大器是电流模式电路的一种通用标准集成电路，是模拟系统和数字混合系统的基础。
跨导运放的基础应用有电压比较器和连续时间跨导-电容滤波器等。
本文主要研究设计一种新型全差分轨对轨输入的跨导器，其输入/输出动态范围线性可调节，并应用全差分轨对轨跨导器电路构造电压模式和电流模式的多功能双二阶滤波器。
具体研究内容如下：1、设计了一种新型全差分轨对轨结构且线性范围可调节的CMOS 跨导器电路，全差分电路由主放大器和共模反馈环路电路两部分组成，主放大器是由P型电路和Nμ工型电路的栅极并联组成。
电路是单级结构。
应用Cadence 软件，SMIC0.18m 艺,电源电压为1.8V,仿真结果表明：通过连续调节源级负反馈电阻值（0~30KΩ），单级跨导增益最高值为-69.7dB；输出电流的-3 dB截止带宽最高为396Mhz；输入电压线性范围扩展到±0.7V, 输出电流,与不包含源级负反馈电阻相比，范围增大了约5倍；CMRR为-124dB；PSRR为-62dB；功耗为1.5mW。
2、基于所设计的CMOS全差分轨对轨跨导器电路，分别应用组成电压比较器、电压模式和电流模式的多功能双二阶滤波器、模拟各种功能运算。
功能运算模拟包括全差分式电压模式和全差分式电流模式的加法器和积分器。
所设计的双二阶滤波器可以根据不同的输入端参数，实现低通、高通、带通、带阻四种滤波功能。
并且采用所设计双二阶滤波器并联实现四阶电压模式和电流模式滤波器，使用仿真软件Cadence，验证设计的正确性。
3、设计并绘制了不包含无源电阻的CMOS 全差分轨对轨跨导器的电路版图，其版图通过DRC、LVS、RCX验证，进行后仿真PS。
仿真结果表明：跨导增益、截止带宽均有下降，但基本与前仿真一致。
关键字：轨对轨；CMOS 全差分跨导器；跨导-电容双二阶滤波器；电压比较器AbstractWith the high speed development of integrated circuit, the study and design of current-mode circuit has becoming a popular advanced topic in microelectronics or integrated circuit fields of domestic and overseas. Fully differential operational transconductor amplifier (FD OTA) is a general integrated circuit standard of the current-mode circuit , and it is a basis between analog system and digital mixed system.The applications contain Voltage comparator and continuous time transconductance-capacitance filter.This paper mainly studies a new type transconductor with input of fully differential and rail-to-rail, its input/output dynamic range is linear adjustable, and using the transconductor circuit structure multifunctional Biquad filter of voltage mode and current mode. The main work is summarized as follows:Firstly, a new CMOS fully differential OTA circuit with rail-to-rail input and linear adjustable is designed, The fully differential circuit contains main amplifier and common mode feedback (CMFB)circuit . The main amplifier is both P-type、N-type paralleling gate pole.Circuit is only primary structure. Under the condition of SMIC 0.18 µm process and power voltage of 1.8 V, With Cadence application software, the simulation results show that: single grade transconductance gain is -69.7 dB, output current -3 dB by up to 396 Mhz bandwidth, input linear range expand to ±0.7 V, output current range expand about 5 times without source negative feedback resistance.CMRR for -124 dB, PSRR for -62 dB, and power consumption for 1.5 mW through continuous adjusting source resistance (0 to 30 KΩ ).Secondly, based on the design of the CMOS fully differential OTA circuit, a voltage comparator and voltage mode / current mode fully differential multifunctional Biquad filters are designed ,and all sorts of function operation analog respectively. Analog include adder and integrator with voltage mode fully differential and current mode fully differential. According to the input parameters, the Biquad filter can realize low-pass, high-pass, band-pass, band resistance four functions. The voltage mode and current mode four order filters are designed by the Biquad filter, and the validity of the design is verified with Cadencesoft.Thirdly, a CMOS fully differential OTA circuit layout is designed and mapped without source negative feedback resistance. And the layout is through the DRC, LVS, RCX verification, post simulation (PS). The simulation results show that: the overall performance of PS is consistent with the former simulation except for a slight decrease of transconductance gain, the -3dB bandwidth and linear range.Key words: rail-to-rail; CMOS fully differential OTA; transconductance-capacitance Biquad filter; voltage comparator目 录摘 要I Abstract II 第一章 绪论1§1.1引言 (1)§1.1.1模拟集成跨导放大器概述 (1)§1.1.2 研究目的和意义 (1)§1.2国内外研究现状 (2)§1.3本论文内容安排 (3)第二章 全差分跨导运算放大器基本原理及其非线性分析4§2.1 全差分跨导运算放大器理论 (4)§2.1.1全差分跨导运算放大器符号表示 (4)§2.1.2全差分跨导运算放大器结构框图 (5)§2.2 全差分电路的线性化技术 (7)§2.3全差分结构和伪差分结构比较 (9)§2.4 本章小结 (10)第三章 新型线性可调节FD OTA设计关键技术与仿真实现11§3.1 FD OTA电路总体结构设计 (11)§3.1.1轨对轨交叉耦合差动式CMOS输入级 (11)§3.1.2电路中使用的电流镜 (13)§3.2 电路中使用的共模反馈电路 (17)§3.3电路中使用的电压偏置电路 (18)§3.4主跨导器电路的设计和分析 (18)§3.5 CMOS FD OTA电路仿真验证 (22)§3.6 本章小结 (27)第四章 全集成 CMOS FD OTA的应用28§4.1电压比较器 (28)§4.1.1电压比较器的简单介绍 (28)§4.1.2 CMOS FD OTA模块构成的电压比较器 (28)§4.2全差分连续时间CMOS双二阶滤波器 (29)§4.2.1双二阶滤波器 (29)§4.2.2跨导-电容连续时间滤波器的设计方法 (30)§4.3跨导-电容模块的功能模拟 (31)§4.3.1全差分积分器简单介绍 (31)§4.3.2全差分跨导器模拟电阻 (32)§4.3.3全差分电压模式和电流模式的加法器 (32)§4.3.4全差分电压模式和电流模式的积分器 (33)§4.4双二阶CMOS FD OTA-C连续时间滤波器的设计 (35)§4.4.1电压模式双二阶CMOS FD OTA-C滤波器的设计和分析 (35)§4.4.2电压模式双二阶CMOS FD OTA-C滤波器的仿真验证 (36)§4.4.3电流模式双二阶CMOS FD OTA-C滤波器的设计和分析 (37)§4.4.4电流模式双二阶CMOS FD OTA-C滤波器的仿真验证 (38)§4.5四阶CMOS FD OTA-C连续时间滤波器的设计 (39)§4.5.1 电压模式四阶CMOS FD OTA-C滤波器的设计电路和仿真 (39)§4.5.2 电流模式四阶CMOS FD OTA-C滤波器的设计电路和仿真 (40)§4.6本章小结 (41)第五章 基准源的设计和仿真42§5.1基准源的分类和特点 (42)§5.1.1带隙电压基准 (42)§5.1.2带隙电流基准 (44)§5.2电路中使用的基准电流源设计和仿真 (46)§5.2.1 带隙基准电流电路的工作原理 (46)§5.2.2电路分析 (47)§5.2.3电路仿真 (47)§5.3本章小结 (49)第六章 电路版图设计、验证和后仿真50§6.1模拟电路版图设计步骤 (50)§6.2版图设计中的注意事项 (50)§6.3电路版图设计和后仿真实现全过程 (51)§6.4本章小结 (53)第七章 总结与展望55§7.1 总结 (55)§7.2 展望 (55)参考文献57致 谢60作者在攻读硕士期间主要研究成果61第一章绪论第一章 绪论§1.1引言电流模式设计方法是近几十年的重大发现和未来模拟集成电路发展的新阶段。
高速比较器的分析与设计
比较器是所有 A/D 转换器的关键模块，其速度、功耗和噪声等关键性能对整个模数 转换器的速度、精度和功耗都有着至关重要的影响。在高速 A/D 转换器中，高速比较器 的设计是整个设计的难点。现有的 CMOS 高速比较器的结构主要有：开环比较器、开 关电容比较器、再生锁存比较器和预放大再生锁存比较器。一般的高速比较器都是采用 锁存比较器结构以满足速度的要求。然而，通常的 CMOS 锁存比较器存在很大的失调 电压，严重的影响了比较器的精度，限制了 CMOS 锁存比较器在高速高精度 A/D 转换 器中的应用。因此，当前的高速比较器通常都采用预放大再生锁存比较器。本论文就是 设计一种高速比较器电路。
III
兰州交通大学毕业设计（论文）
1. 绪 论 1.1 课题背景、目的及意义
随着集成电路技术的不断发展和特征尺寸的持续缩小，数字集成电路已经基本能够 同时达到高速和低功耗，利用数字系统处理模拟信号的情况变得更加普遍。数字电子计 算机所处理和传送的都是不连续的数字信号，而实际中遇到的大都是连续变化的模拟 量。模拟量经传感器转换成为电信号的模拟量后，需经过模/数(A/D)转换变成数字信号 才可以输入到数字系统中进行处理和控制。因此，A/D 转换器作为把模拟电量转换成数 字量输出的接口电路，是现实世界中模拟信号通向数字信号的桥梁，是电子技术发展的 关键和瓶颈所在。
当时钟信号为低电平时输入信号和参考信号之差被前置放大电路放大前置放大电路在获得大的带宽的同时达到较高的增益有效的提高了比较器的速度降低了比较器的输入失调电压比较器输出相对应的逻辑电平当时钟信号为高电平时比较器输出被锁存到高电平
一种高电源抑制比的CMOS带隙基准电压源设计
一种高电源抑制比的CMOS带隙基准电压源设计【摘要】提出了一种用于温度传感器的高电源抑制比（PSRR）、低温度系数、低功耗的CMOS带隙基准电压源。
在传统CMOS带隙基准电压电路的基础上，增加了优化的电源抑制比增强电路，在带隙基准反馈环路中引入电源噪声，使上面电流镜的栅源电压保持恒定值，从而提高电源抑制比。
采用自偏置共源共栅电流镜，来实现匹配更好的与绝对温度成正比（PTAT）电流镜像。
采用华虹宏力0.13um FS13QPR CMOS工艺实现，使用HSPICE仿真。
仿真结果表明电路输出基准电压为1.2V，电源抑制比在1K Hz时达到90dB，在-40～100℃的温度范围内温度系数是10ppm/℃，在1.8～3.6V工作电压范围内的线调整率为0.5mV/V，工作电流43uA。
【关键词】带隙基准电压;电源抑制比;自偏置共源共栅电流镜;温度传感器引言带隙基准电压源（Bandgap V oltage Reference）具有与温度、电源电压和工艺变化几乎无关的突出优点，能够提供稳定的参考电压或参考电流，被广泛应用与集成温度传感器、比较器、A/D和D/A转换器、存储器以及其他模数混合系统集成芯片中，并且高性能基准电压源直接影响着电路的性能。
研究用CMOS 工艺实现的可集成于片上系统（SOC）的高精度带隙基准源显得尤为重要[1]。
对于高精度的温度传感器，从电源注入到带隙基准输出的噪声是各种噪声中最重要的噪声，会严重影响参考电压和温度传感器的与绝对温度成正比（PTAT）电压。
因此，设计高电源抑制比（PSRR）的带隙基准源满足其要求显得十分必要[2]。
本文先介绍了带隙基准源的基本原理，再基于等效小信号模型，对带隙基准源的电源抑制比做了详细的分析，进而提出了一个具有高电源抑制比、低温度系数、低功耗可用于温度传感器的带隙基准电压源。
1.带隙基准源电源抑制比分析利用与CMOS兼容工艺的纵向PNP晶体管和采用放大器负反馈实现的传统CMOS带隙基准电压如图1所示。
MOS集成电压比较器
MOS集成电压比较器电压比较器是用于比较两模拟输入信号电压相对大小的电路，是一种模拟输入、数字输出的模拟电路。
采用高增益的集成运放可用来比较两模拟信号，而直接采用集成电压比较器，能获得更高的比较性能，而且使用更为方便。
集成电压比较器已成为模拟集成电路中的重要单元电路。
MOS 电压比较器包括差动比较、放大及输出锁存等电路。
电路设计时利用MOS 技术易于将模拟电路和数字电路兼容于同一芯片上的特点，内设时钟振荡器及开关电路，使放大、输出级分时工作，即工作于斩波稳零方式，使失调电压Vos 大大地降低，构成自稳零电压比较器。
一、NMOS 自稳零电压比较器图1 为全NMOS 自稳零电压比较器原理电路（时钟、振荡器没画出）及其等效电路。
其中，T2 和T1、T5、T6、T7、T8 构成分别受时钟和控制的开关SWB 和SWA1、SWA2、SWA3、SWA4、SWA5。
T9 和T10、T11 和T12、T13 和T14、T15 和T16 各构成E/E 型共源放大级A1、A2、A3、A4，级间采用电容耦合，不存在直流失调电压及其温漂。
T17~T19 构成仅在时钟期间才有输出的选通输出级。
T3、T4 构成偏置电路，产生偏置电压Vbias。
T20~T23 分别与开关管T5~T8 对称，用于补偿开关管栅漏电容Cgd 引入的时钟驱动的微分尖峰。
图1 NMOS 自稳零电压比较器原理电路及其等效电路从图1 可知，基准信号VR 和比较信号vI 是在时钟、控制下分时输入进行比较。
在时钟正半周（则为负半周）期间，SWA 闭合，SWB 断开，vI 经SWA1 输送到C1 左端；而偏置电压Vbias 经SWA2~SWA5 接到放大极A1~A4。
CMOS比较器解读
自动调零技术
理想比较器
－
＋ VOS
＋ －
(a) VIN
理想比较器 －
＋
CAZ －
＋ VOS VOS
＋ －
(c)
理想比较器
－
VOS
＋ ＋－
VOS
(b)
失调消除方法 （a）包含失调的比较器简单模型；（b）前半个自动较 零周期内存储失调；（c）后半个自动较零周期内输入端抵消失调
迟滞比较器
非迟滞比较器对含有噪声的输入的响应
几种比较器结构的性能比较
开环比较器，特别是多级开环比较器容易做到高速高精度。然而，由于 这类比较器中运放的增益和带宽的折衷，很难做到超高速。此外，多级 开环比较器相比于其他结构的比较器功耗较大，这限制了这类比较器在 超高速高精度中的应用。
迟滞比较器在抗噪声抗干扰环境中具有广泛的应用。然而，它是放大器 在闭环情况下的应用，速度受限。
2 VO Spream p
2 2 VO Slatch V
增益越大越大越好？
预放大级减小比较器输入失调电压原理图
正反馈锁存器前边加一级预放大器，预放大器内部和输出端加载隔离电 路，使得其输出信号多次衰减后到达信号的输入端。加载的隔离电路越 多，回踢噪声衰减的就越大
预放大再生锁存比较器分类
静态预放大再生锁存比较器
VIL
t VIH
t
比较器的传输延迟
比较器的分类及结构
根据放大器的不同应用形式，可以分为开环和闭环两种 按照工作原理划分，可以分为开环比较器和可再生比较器 按照电路结构划分，可以分为单端输出结构比较器和双端输出结
构比较器两种 从功耗的角度，比较器可以分为静态比较器和动态比较器两种
开环比较器
C
一种高性能的CMOS电压比较器设计
一种高性能的CMOS电压比较器设计作者：苟欣来源：《电子技术与软件工程》2016年第12期设计一种高性能的电压比较器，该比较器采用两级放大电路和推挽输出级电路，应用差分放大电路减少共模干扰，应用共源共栅电路减少失调电压，应用推挽输出级电路提高输出驱动能力。
在Cadence环境下基于TSMC 0.18μm CMOS工艺下完成电压比较器的设计。
仿真得到比较器的增益为92.123dB，带宽为10MHz，上升延时为913ps，下降延时为754ps，失调电压为150μV，功耗为0.289mW，版图面积为29.56μm×25.68μm。
它具有高增益、低失调电压、低功耗等特点，可用于高精度测时电路中。
【关键词】电压比较器高增益低功耗失调电压模拟集成电路中比较器是一个基本模块，广泛应用于模拟信号到数字信号的转换。
在A/D 转换器中，电压比较器的增益，带宽，功耗，失调电压的特性严重影响整个转换器的转换速度和精度，传统的电压比较器采用多级结构，使用输入失调存储技术（IOS）和输出失调存储技术（OOS）对失调电压进行消除，增加了电路结构的复杂度和功耗，芯片面积也越来越大。
但随着应用速度越来越高，功耗要求越来越低，IOS和OOS要求放大器有足够高的增益和带宽，这些因素对于其发展有一定的制约作用。
本文设计的电压比较器电路结构简单，采用了两级放大结构，前级放大采用差分放大电路，利用差分电路抑制共模信号的干扰，提高了共模抑制比，减少了信号中噪声的干扰，第二级放大采用共源共栅电路对失调电压进行了很好的控制，使电路的失调电压达到150μV，输出级采用推挽输出电路提升了输出的驱动能力，整个比较器的功耗非常低，芯片整个面积仅为29.56μm×25.68μm。
该比较器设计主要用于高精度时间测量芯片中，通过比较器产生一个低延时的门控信号，对于整个时间测量电路达到一个精准的控制。
通过仿真结果得知，该电压比较器满足应用需求。
一种高精度过温保护电路的设计
一种高精度过温保护电路的设计黄军军;乔明【摘要】设计了一种高精度的过温保护电路。
利用晶体管基极和发射极的负温特性实现温度检测，通过将检测点电压和设定的电压相比较，检测是否过温。
由于使用了一个高、低阈值可调的高精度滞回比较器，并且阈值电压点电压由与温度无关的带隙基准提供，因此实现较高的精度和可靠性。
通过Cadence Spectre工具基于某公司0.35μm CMOS工艺进行了仿真验证。
该设计具有20℃温度迟滞，热关断点为125℃，热开启点为105℃，在3~5.5 V的电压范围内，热关断点和热开启点温度最大漂移不超过0.4℃。
%An high precision over-temperature protection(OTP)circuit is proposed. The temperature detection is achieved by using the negative temperature characteristic of base-emitter junction voltage. Then comparing the detected voltage and fixed voltage to determine whether over temperature or not. As a high accuracy hysteresis comparator with adjustable upper and lower threshold voltage is used and its threshold voltage is provided by a temperature independent bandgap reference, the precision and the stability are improved. Simulation using Cadence Spectre based on 0.35 μm CMOS process shows that the circuit can shut down the chip at 125 ℃ and open up at 105 ℃, and the hysteretic temperature range is 20 ℃. In the voltage range of 3~5.5 V, the maximum temperature drift of thermal shutdown point and thermal opening point are not more than 0.4 ℃.【期刊名称】《电子与封装》【年(卷),期】2015(000)006【总页数】4页(P19-22)【关键词】过温保护;高精度;滞回比较器【作者】黄军军;乔明【作者单位】电子科技大学电子薄膜与集成器件国家重点实验室，成都 610054;电子科技大学电子薄膜与集成器件国家重点实验室，成都 610054【正文语种】中文【中图分类】TN4021 引言随着电子产品的集成度越来越高，系统的功耗也大大增加，尤其对于一些电源管理芯片和功率集成电路而言。
一种高速开关电容动态锁存比较器分析与设计
一种高速开关电容动态锁存比较器分析与设计范晓捷;黄峰;魏斌;李静;张凯虹【摘要】A high speed switched capacitor dynamic comparator circuit in CMOS technology is presented. The comparator includes a switched capacitor sampling stage and a dynamic latched comparator.The input voltage range is improved by applying a switched capacitor sampling stage in the input stage.The speed of the dynamic latch is improved by employing two cross-coupled latch and other feedback circuits.The comparator is designed and simulated in a 0.18 la m 1.8V CMOS technology and the result shows that it meets the requirement of a 200 MSPS high resolution pipelined ADC.%设计了一种基于CMOS工艺的开关电容动态锁存比较器。
该比较器包含一个共模不敏感全差分开关电容采样级和一级动态锁存比较器。
开关电容采样级验证了比较器的输入共模范围，动态锁存器采用两个正反馈锁存器和额外的反馈环路提高了锁存的速度。
基于0．18μm1．8VCMOS工艺进行了版图设计和后仿真，结果表明该比较器可以应用于200MSPS高精度流水线模数转换器。
【期刊名称】《电子与封装》【年(卷),期】2012(012)006【总页数】4页(P12-15)【关键词】高速高精度模数转换器;比较器;正反馈;锁存器【作者】范晓捷;黄峰;魏斌;李静;张凯虹【作者单位】中国电子科技集团公司第58研究所,江苏无锡214035;黄山旅游发展股份有限公司云谷索道分公司,安徽黄山242709;中国电子科技集团公司第58研究所,江苏无锡214035;中国电子科技集团公司第58研究所,江苏无锡214035;中国电子科技集团公司第58研究所,江苏无锡214035【正文语种】中文【中图分类】TN4021 引言无线通信、高速测量仪器、数字雷达等对应用系统和模/数转换器（ADC）提出了高速度、高精度、大动态范围、宽输入信号带宽、低功耗等指标要求，使得系统对高性能ADC产品的需求日益突出。
高速CMOS比较器
AV
AV 0 A 0 V S 1 s c 1
VO
VOH
c
定义比较器的最小输入电压为：
t VOL Vi=VP-VN tp t VIH
Vin 最小加在比较器上，比较器的传输时延可写为 当 tP 最大 c ln 2 0.693 c
如果输入是 Vin 最小的 K 倍，则传输时延为：
高速CMOS比较器
1
比较器的性能
VO VOH
VP-VN
VOL
比较器理想传输特性
2
比较器的性能（静态特性）
VO VOH
VO VOS VOH
VIL
VIH VP-VN
VIL
VIH VP-VN
VOL
VOL
比较器理想传输特性
包含输入失调电压的比较器的传输曲线
3
比较器的性能（动态特性）
假设比较器差分电压增益Av 可表示为：
直流失调电压。
Φ1 VC ＋ － Φ2 VIN+ CP ＋ VOS － ＋ － VOUT Φ1
VIN-
开关电容比较器结构 13
几种比较器结构的性能比较
开环比较器，特别是多级开环比较器容易做到高速高精度。然而，由于
这类比较器中运放的增益和带宽的折衷，很难做到超高速。此外，多级 开环比较器相比于其他结构的比较器功耗较大，这限制了这类比较器在
+ －
一部分失调电压。
回踢噪声的来源
12
开关电容比较器
在许多A/D转换系统应用中，输入端常会有一个采样保持电路。这样会使得
输入信号在采样时钟相位发生变化时才变化。这种应用的比较器可以采用开关电 容的结构，这是一种将开关电容电路和开环应用比较器相结合的电路。其特点是 可以采用单端结构的电路来比较差分信号，而且很方便使用自动校零技术来消除
211084008_基于压控振荡器的比较器设计
基于压控振荡器的比较器设计胡忠铖1刘佳航2刘小灵1胡云峰2（1.深圳市乐得瑞科技有限公司广东深圳518109；2.电子科技大学中山学院电子信息学院广东中山528402）摘 要：比较器是高精度和低功耗逐次逼近型模数转换器（SAR ADC）的重要组成部分之一。
本文设计了一种基于0.18µm CMOS工艺的基于压控振荡器的比较器，该比较器可以实现根据输入的电压差来自动调节其噪声性能，完成比较所需的振荡与输入电压差成反比，这种自适应的操作可以显著地降低SAR ADC中高精度比较器的功率消耗，而且，该比较器的基于上升沿触发的D触发器的相频检测模块很好地解决了由于输入电压差太小导致上升沿触发的D触发器的数据和时钟之间的输入时间差太短而产生的死区现象。
关键词：压控振荡器逼近型模数转换器CMOS工艺比较器中图分类号：T N752文献标识码：A文章编号：1674-098X(2022)09(b)-0096-04 Comparator Design Based on Voltage Controlled OscillatorHU Zhongcheng1LIU Jiahang2LIU Xiaoling1HU Yunfeng2( 1.Shenzhen Legendary Technology Co., Ltd., Shenzhen, Guangdong Province, 518109 China;2.School of Electronic and Information Engineering, University of Electronic Science and Technology of China, Zhongshan Institute, Zhongshan, Guangdong Province, 528402 China )Abstract: Comparator is one of the important components of SAR ADC with high precision and low power con-sumption. In this paper, a VCO comparator based on 0.18µm CMOS process is designed. The comparator can au-tomatically adjust its noise performance according to the input voltage difference, and the oscillation required for comparison is inversely proportional to the input voltage difference. This adaptive operation can significantly reduce the power consumption of high-precision comparators in SAR ADC. Moreover, the phase frequency detection module of the comparator based on the D-flip-flop triggered by the rising edge solves the dead time phenomenon caused by the short input time difference between the data and the clock of the D-flip-flop triggered by the rising edge due to the small input voltage difference.Key Words: Voltage controlled oscillator; Approximate analog-to-digital converter; CMOS process; Comparator比较器是模数转换器的核心部件，其性能很大程度上决定了模数转换器的速度、精度和功耗。
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【关键词】电压比较器高增益低功耗失调电压
模拟集成电路中比较器是一个基本模块，广泛应用于模拟信号到数字信号的转换。
在a/d 转换器中，电压比较器的增益，带宽，功耗，失调电压的特性严重影响整个转换器的转换速度和精度，传统的电压比较器采用多级结构，使用输入失调存储技术（ios）和输出失调存储技术（oos）对失调电压进行消除，增加了电路结构的复杂度和功耗，芯片面积也越来越大。
但随着应用速度越来越高，功耗要求越来越低，ios和oos要求放大器有足够高的增益和带宽，这些因素对于其发展有一定的制约作用。
本文设计的电压比较器电路结构简单，采用了两级放大结构，前级放大采用差分放大电路，利用差分电路抑制共模信号的干扰，提高了共模抑制比，减少了信号中噪声的干扰，第二级放大采用共源共栅电路对失调电压进行了很好的控制，使电路的失调电压达到150μv，输出级采用推挽输出电路提升了输出的驱动能力，整个比较器的功耗非常低，芯片整个面积仅为29.56μm×25.68μm。
该比较器设计主要用于高精度时间测量芯片中，通过比较器产生一个低延时的门控信号，对于整个时间测量电路达到一个精准的控制。
通过仿真结果得知，该电压比较器满足应用需求。
1 电压比较器结构
如图1所示为cmos电压比较器原理图，该比较器由偏置电路、差分放大器、共源放大器和推挽级输出电路组成。
其中，m1管和m2管组成偏置电压电路，为差分放大器和共源放大器提供偏置电压。
通过调节m1管和m2管的宽长比，让差分放大器和共源放大器得到合适的工作电流，合理设计差分放大器和共源放大器，主要考虑输入失调电压、输入共模范围、输出信号的增益和带宽的影响，设计出一个性能最优的比较器电路。
m10管和m11管组成一个推挽输出级电路，提升输出信号的驱动能力，为了能更好的和其它电路进行协同工作。
该电压比较器的工作原理如下：是同相输入端，是反相输入端。
当输入电压高于时，m3管导通，，m3管和m7管的电流相同，m8管又与m7管为镜像电流关系，m8管导通，使，b点为高电平，c点为低电平，vo输出高电平。
当输入电压低于vb时，，因此，m4管导通阻抗低，b点为低电平，导致m9管导通，c点为高电平，vo输出为低电平。
1.1 偏置电压电路设计
m1管和m2管组成偏置电路提供m5管和m6管的栅极电位。
偏置电路采用pmos管和nmos 管栅漏极相连，两管子均工作于饱和区，为差分放大器和共源放大器提供恒定的电流源。
因此，
1.2 差分放大器的设计
差分放大电路的作用有两个：首先对输入信号进行放大，这样就可以对比较级电路的比较时间进行降低，同时把总体延时降到最低；其次是对输入信号差值进行放大，这样就可以把失调电压对整个电路的影响降到最低。
高带宽在高速比较器中是一个重要影响因素，高的带宽可以使整个电路的比较时间减少，从而对于比较器的速度进行提高。
负向共模输入电压决定了差分输入对管。
负向共模输入电压取决于m5管进入饱和区的条件。
负向共模输入电压为。
m3管、m4管和m5都工作在饱和区，三个管子的阈值电压相等。
考虑到负向共模范围低和电压增益高的要求，取=1.2v ，由式（7）可以得到m3管的宽长比。
m3管和m4管是完全对称的输入对管，所以可以得到。
有源负载对管m7和m8由正向共模输入电压决定，正向共模输入电压取决于m3管进入饱和区的条件，则得到：
设计共模输入电压=3v，。
i0为差分放大器的工作电流。
由式（8）可以得到m7管的宽长
比。
m8管和m7为对称有源负载对管，所以得到。
差分放大器的放大倍数为：
1.3 共源放大器的设计
共源放大器由m6管和m9管组成，m6管为有源负载，m6管与m2管为镜像电流关系，已经确定m6管的宽长比，m9的设计主要考虑共源放大器的放大倍数和输入失调电压的影响。
为了减少输入失调电压对共源放大器的影响。
差分放大器和共源放大器应满足式（10）比例关系：
由式（11）知共源放大器的放大倍数与工作电流成反比，由于m6管和m9管的输出阻抗与成反比。
放大倍数还与沟道长度调制效应有很大关系，沟道长度越大，沟道调制效应越小，和越小，mos管的输出阻抗越大，放大倍数就越大。
还可以通过调节输入管m9的宽长比提高电压增益。
1.4 推挽输出级的设计
输出缓冲级是cmos倒相器，它是为提升输出的驱动能力、降低输出的上升时间和下降时间而设立的，因此，该级的驱动电流设置较大，输出的上升时间和下降时间对称。
推挽输出级由m10管和m11管构成，两管均工作在线性区。
2 电路仿真
该电路是在tsmc 0.18μm cmos工艺下，电源电压为3.3v，利用cadence公司的spectre 仿真器进行仿真。
仿真条件为tt工艺角，温度为27℃。
如2所示为电压比较器的瞬态仿真，同相输入端加入一个频率为10mhz，幅度为800mv的正弦信号，反相输入端加入一个2.1v的直流信号，输出端得到一个方波信号。
电压比较器的下降沿时间为754ps，上升沿时间为913ps。
图3为电压比较器的交流仿真结果，由图中可以看出比较器的增益为92.123db，带宽为10mhz，相位浴度为53deg。
在同向输入端设置输入电压为变量vin，反向输入端输入电压2.1v，vin的输入变化范围为0―3.3v，通过直流仿真得到输出信号与vin的变化关系，得到了电压比较器的传输特性曲线如图4所示，从图中可以看出，实际电压跳变转换点和理论转换点电压值有一定的误差，输出电压跳变需要一个过渡区间。
表1为本文和别人设计的电压比较器进行的一些性能对比，从表中可以看出在带宽、功耗和失调电压与文献（8）和（9）差不多的情况下，其增益明显高于对方，对于在时间测量系统中，其开始和结束信号的判断有很大的作用，满足了预期的设计目标。
3 版图设计
版图设计如图6所示，比较器中有差分电路，为了保证差分对的完全匹配，采用了共质心对称结构，图3中的差分对管m3、m4版图对应左下角部分，差分对管m7、m8版图对应左上角部分，偏置电路和输出缓冲级电路利用了叉指结构匹配。
版图的总共面积为29.56μm×25.68μm。
vin+和vin-为比较器的同向和反向输入，out为输出端。
4 结论
本文基于tsmc 0.18μm cmos工艺设计的电压比较器具有高的增益，低失调电压，低功耗，结构简单等特点。
该比较器采用两级放大，第一级采用差分放大器减少了输入的失调电压，提高了输入的共模范围，第二级采用共源放大器得到了高的电压增益，输出级采用cmos 倒相器结构简单，提高了输出的驱动能力、减少了输出波形的上升沿和下降沿的时间。
从仿真结果看，该电压比较器达到了预期的效果，可用于a/d转换器、编译码器、高精度测时电路中。
参考文献
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[10]游恒果.高速低功耗比较器设计[d].西安：西安电子科技大学，2011.
作者简介
苟欣（1991-），男，陕西省汉中市人。
现为宁波大学信息科学与工程学院硕士研究生在读。
研究方向为集成电路设计。
杨鸣（1963-），男，浙江省宁波市人。
现为宁波大学信息科学与工程学院研究员，主要从事光机电一体化和高分辨率自动显微镜方面的研究。