ch03-3

高电平扇出数:
IIH
N OH
I OH ( 驱动门 ) I IH ( 负载门 )
IIH
IOH :驱动门的输出端为高电平电流 IIH :负载门的输入电流为。

(b)带灌电流负载
当负载门的个数增加时，总的灌电流IOL将增加，同时也将引起 输出低电压VOL的升高。当输出为低电平，并且保证不超过输 出低电平的上限值。
vI 负载门 G2
+ VDD 输入 高电平 VIH(min) VIL(max)
vO
vI
输入低电平的上限值 VIL(max) 输入高电平的下限值 VIL(min) 输出高电平的下限值 VOH(min) 输出低电平的上限值 VOH(max)
输出 低电平
VOL(max) 0
输入 低电平 0 G2 门 vI 范围
载时电源总电流ID与电源电压VDD的乘积。 动态功耗：指的是电路在输出状态转换时的功耗， 对于TTL门电路来说，静态功耗是主要的。 CMOS电路的静态功耗非常低，CMOS门电路有动态功耗 5. 延时-功耗积 是速度功耗综合性的指标.延时-功耗积，用符号DP表示。 几种CMOS系列非门的DP见下页。 6. 扇入与扇出数 扇入数：取决于逻辑门的输入端的个数。
21 6
12 3.8
8 2.5
17 0.8
9 54
6.8 25.84
2.5 6.25
1 0.8
扇出数：是指其在正常工作情况下，所能带同类门电路的最大数目。
（a)带拉电流负载
当负载门的个数增加时，总的拉电流将增加，会引起输出高电压 的降低。但不得低于输出高电平的下限值，这就限制了负载门的 个数。
IOH
vG = VDD + vDF
(3) vI < - vDF D2导通, D1截止 vG = - vDF
当输入电压不在正常电压范围时,二极管导通，限制了电容两端 电压的增加,保护了输入电路。 RS和MOS管的栅极电容组成积分网络，使输入信号的过冲电压 延迟且衰减后到栅极。
（2）CMOS逻辑门的缓冲电路 输入、输出端加了反相器作为缓冲电路，所以电路的逻 辑功能也发生了变化。增加了缓冲器后的逻辑功能为与非 功能
0
L
1
CL
当VO=VOL +V DD 最不利的情况： 只有一个 OD门导通， 为保证低电平输出OD门的输 出电流不能超过允许的最大值 IOL(max)且VO=VOL(max） ，RP不 能太小。
I OL(max) V DD - VOL(max) Rp(min) I IL(total)
IOL（max) RP
A B
L
L A B A B
A B
L
3.3.2 CMOS漏极开路（OD）门和三态输出门电路
1. CMOS漏极开路门 1.）CMOS漏极开路门的提出 输出短接，在一定情况下会产 生低阻通路，大电流有可能导 致器件的损毁，并且无法确定 输出是高电平还是低电平。
C D TP2 TN2 A B TP1 TN1 VDD
与非门 G2
L AB CD
AB CD
(2) 上拉电阻对OD门动态性能的影响 Rp的值愈小，负载电容的充电时间 常数亦愈小，因而开关速度愈快。 但功耗大,且可能使输出电流超过允
RP A B C D
电路带电容负载
VDD
许的最大值IOL(max） 。 Rp的值大，可保证输出电流不能超
过允许的最大值IOL(max）、功耗小。 但负载电容的充电时间常数亦愈大， 开关速度因而愈慢。
1
与非门 G1
VDD
0
与非门 G2
（2）漏极开路门的结构与逻辑符号 漏极开路门输出连接
电路
A TP1 TN1 与非门 G1
L
漏极 开路输出 A
逻辑符号 VDD
RP
VDD
RP
VDD
L
L 1
A
B B
A B
L B
C D
A B C 与非门 G1 D
L
(a)工作时必须外接电源和电阻; (b)与非逻辑不变 (c) 可以实现线与功能;
0
IIL（total) IIL
k
1
…
n
m
…
Rp(min)
V DD - VOL(max) I OL(max) - I IL(total)
1
当VO=VOH 为使得高电平不低于规定的VIH的
+V DD I0H（total) RP IIH（total) IIL
最小值，则Rp的选择不能过大。
Rp的最大值Rp(max) ： Nhomakorabea几种CMOS系列非门的DP性能比较
系列 参数/单位
功耗电容CPD/pF 传输延迟时间 tpd/ns(CL=15pF) 功耗PD mW(10MHz) 延时功耗积DP/pJ
74HC04 (VDD=5V)
74AHC04 (VDD=5V)
74LVC04 (VDD=3.3V)
74AUC04 (VDD=1.8V)
0 输出 VOL(max) 0 G1 门 vO 范围
0 输入 0 G2 门 vI 范围
3.传输延迟时间
传输延迟时间是表征门电路开关速 度的参数，它说明门电路在输入脉冲 波形的作用下，其输出波形相对于输 入波形延迟了多长的时间。 传输延迟时间与电源电压VDD及负 载电容大小有关。 表中为各个非门的参数。
G1 门 vO 范围
1. 输入和输出的高、低电平
类型 参数/单位
4000
VDD 5V I 1mA O
74HC
V DD 5V I 0.02mA O
74HCT
V DD 5V I 0.02mA O
驱动门
vo
噪声
vI
负载门
值时允许负向噪声电压的最大值。
vO
1 输出
+VDD VOH(min) VNH
+VDD 1 输入 VIH(min) VIL(max) VNL
vI
VNH =VOH(min)－VIH(min) 负载门输入低电平时的噪声容限： VNL —当前级门输出低电平的最大 值时允许正向噪声电压的最大值 VNL =VIL(max)－VOL(max)
基本逻辑 功能电路
vo
输入保护缓冲电路
基本逻辑功能电路
输出缓冲电路
1. 输入端保护电路:
二极管导通电压：vDF
D2 ---分布式二极管(iD大)
(1) 0 < vI < VDD + vDF
VDD
D1、D2截止
(2) vI > VDD + vDF
D1 vI D2 CP Rs TP vO CN TN
D1导通, D2截止
1.5 0.1 3.5 4.9 1.4 1.4
0.8 0.1 2.0 4.9 2.9 0.7
0.8 0.2 2.0 3.1 1.1 0.6
0.6 0.2 1.2 1.7 0.5 0.4
高电平噪声容限(VNH/V)
低电平噪声容限(VNL/V)
0.95
0.95
2. 噪声容限
在保证输出电平不变的条件下，输入电平允许波动的范围。它表 示门电路的抗干扰能力 负载门输入高电平时的噪声容限： VNH —当前级门输出高电平的最小
k
…
…
Rp(max)
V DD - VIH (min) I OH(total) I IH(total)
n
m
2.三态(TSL)输出门电路
EN B1 VDD TP
0 1
0 1
0 1
A
0 1
C
截止 截止 导通 1 L 0
TN 导通 截止
X 1 0
EN A L
使能EN 1 1 0
输入A 0 1 ×
输出L 0 1 高阻
IOL
N OL
I OL ( 驱动门 ) I IL ( 负载门 )
IIL
IIL
IOL ：驱动门的输出端为低电平电流 IIL ：负载门输入端电流之和

74LVC
VDD 3.3V I 0.1mA O
74AUC
VDD 1.8V I 0.1mA O
VIL(max) /V VOL(max) /V VIH(min) /V VOH(min) /V
1.0 0.05 4.0 4.95
逻辑功能：高电平有效的同相逻辑门
三态门电路的应用
数据总线
G1
EN
EN
D
Gn
G2 1 0 DB
…
1 0
DA
…
EN
0 DN 1
任何时刻只能有一个门的使能端为有效，其他门输出高阻
3.3.3 CMOS逻辑门电路的重要参数
1. 输入和输出的高、低电平
vO 驱动门 G1
输出 高电平 +VDD
VOH(min)
3.3 CMOS逻辑门电路的不同输出结构及参数 3.3.1 3.3.2 CMOS逻辑门电路的保护和缓冲电路 CMOS漏极开路和三态门电路
3.3.3 CMOS逻辑门电路的重要参数
3.3.1 输入保护电路和缓冲电路
采用缓冲电路能统一参数，使不同内部逻辑集成逻辑门电路 具有相同的输入和输出特性。
VDD
vi
类型 参数 tPLH或 tPHL(ns)
CMOS电路传输延迟时间
输入
50%
50%
t PHL
50% 10%
tPLH
90%
输出 90% 74HC 74AHC 74LVC 74AUC VDD=5 VDD=5V VDD=3.3V VDD=1.8V V t
50% 10%