基于FPGA的Gardner位定时同步的综合实验设计

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Gardner算法实现基带信号位同步技术探讨

第５期２０１５年３月
无线互联科技
ＷｉｒｅｌｅＳＳＩｎｔｅｒｎｅｔＴｅｃｈｎｏｌｏｇｙ
Ｎｏ．５
Ｍａｒｃｈ。２０ｌ５
Ｇａｒｄｎｅｒ算法实现基带信号位同步技术探讨
丁斌陆
（安徽理工大学，安徽淮南
运算的采样点，由插值时刻决定；重采样后输出采样点
图１Ｇａｒｄｎｅｒ算法结构
是（ｍ＋ｕ），抽ｔ表示不大于ｚ的最大整数，ｋＴｉｇ］ｕｋ的信
作者简介：丁斌（１９８９一），男，安徽安庆人，硕士，研究方向：无线通信与计算机网络；陆奎（１９６３－），男，安徽怀远人，博士，研究生导师，研究方向：计算机网络与通信。
系统。
关键词：Ｇａｒｄｎｅｒ算法；位同步；内插；误差检测
同步指收发双方在时间上步调一致，在数字通信系统根据对输入的非同步采样信号采用内插公式计算得出正确
该采样值即本地时钟频率与接收信号频率中，位同步是一项重要的技术。由于信号在传输过程中所的采样值输出，产生的延时一般未知，再加上噪声、多径效应等影响，导致同步情况下的采样值。接收端收到的信号与本地时钟信号不一致。而位同步作用１．１内插滤波器就是跟踪每个码元的最佳采样点以进行判决。当输入信号接收机接收到射频信号经下变频到中频，中频再解
传统的数字接收机通过提取接收信号中的时钟信息钟采样时间间隔为，内插滤波器ｊ】，假定再调整采样时钟，即同步时钟恢复。在全数字接收机中，

基于 FPGA 的通用位同步器设计

基于 FPGA 的通用位同步器设计聂伟;林竹【摘要】A universal bit synchronizer based on the Gardner algorithm is designed in this paper. The improved Gardner algorithm structure is adopted in the synchronizer to meet the requirements of the universal demodulator based on the software radio,which means that the bit synchronization could be achieved when the rate of baseband signals is changed in a wide range. In this paper,the principle of the traditional Gardner algorithm is introduced. The improved design and FPGA⁃based implementation methods are given. In particular,the interpolation filter coefficients can be computed in real time by Farrow structure,and GA⁃TED algorithm which is independent of the carrier phase error was used in timing error detection,while parameters of the loop filter and internal controller can be set up by the external controller. At last,the simulation and test results show that the method is correct.% 设计了一种基于 FPGA 的通用位同步器。

Gardner算法在全数字时钟同步电路中的分析与仿真

Gardner算法在全数字时钟同步电路中的分析与仿真作者：胡鹏飞来源：《电脑知识与技术》2011年第30期摘要：Gardner算法是由Gardner提出的一种时间误差检测算法，可运用于全数字时钟同步电路。

该文首先阐述了算法原理，然后利用MATLAB工具，对采用Gardner算法的时钟同步电路进行闭环仿真和开环仿真。

仿真结果验证了Gardner算法的有效性，以及影响时钟同步性能的主要参数。

关键词：Gardner算法；全数字时钟同步；MATLAB中图法分类号：TP311文献标识码：A文章编号：1009-3044(2011)30-7492-02Analysis and Simulation of Gardner Arithmetic in Digital Timing Recovery CycleHU Peng-fei(Tongji University, Shanghai 200092, China)Abstract: Introduced by Gardner, Gardner arithmetic is a timing error detector arithmetic, and could be applied to digital timing recovery cycle. At first, the paper states the principle of the arithmetic, and precedes the closed-cycle and open-cycle simulation with MATLAB. The result shows that the Gardner arithmetic is suitable for timing recovery cycle, and finds out the main parameter affecting the performance of the timing recovery cycle.Key words: gardner; digital timing recovery circuit; MATLAB在接收机中，时钟需要与输入信号的符号周期相同步。

基于三角函数内插法的Gardner位定时同步环的FPGA实现

基于三角函数内插法的Gardner位定时同步环的FPGA实现邱文静
【期刊名称】《无线互联科技》
【年(卷),期】2017(000)015
【摘要】位定时同步是全数字接收系统中的关键组成部分,对系统性能有重要影响.Gardner定时同步环结构简单便于工程实现,三角函数内插法结构简单内插精度高.文章将三角函数内插法应用于Gardner定时同步环,降低了实现难度.
【总页数】3页(P131-133)
【作者】邱文静
【作者单位】南京熊猫汉达科技有限公司,江苏南京 210014
【正文语种】中文
【相关文献】
1.基于FPGA的OFDM-RoF符号定时同步的实现 [J], 吴金达;余方围;任宏亮;卢瑾;胡卫生
2.基于FPGA的Gardner位定时同步的综合实验设计* [J], 刘桂华;龙惠民;徐锋
3.基于IEEE802.16e的OFDM定时同步算法及FPGA实现 [J], 陈兵;尹曼;刘力军
4.基于Gardner位定时同步算法的实验教学设计 [J], 欧静兰;印勇;吴皓威;邹玉涛
5.基于FPGA的Gardner位定时同步的综合实验设计 [J], 刘桂华;龙惠民;徐锋因版权原因，仅展示原文概要，查看原文内容请购买。

Gardner算法在全数字时钟同步电路中的分析与仿真

Gardner算法在全数字时钟同步电路中的分析与仿真
胡鹏飞
【期刊名称】《电脑知识与技术》
【年(卷),期】2011(007)030
【摘要】Gardner算法是由Gardner提出的一种时间误差检测算法,可运用于全数字时钟同步电路.该文首先阐述了算法原理,然后利用MATLAB工具,对采用Gardner算法的时钟同步电路进行闭环仿真和开环仿真.仿真结果验证了Gardner 算法的有效性,以及影响时钟同步性能的主要参数.
【总页数】3页(P7492-7493,7497)
【作者】胡鹏飞
【作者单位】同济大学电子信息学院,上海200092
【正文语种】中文
【中图分类】TP311
【相关文献】
1.QPSK调制解调中的Gardner定时恢复算法研究与性能分析 [J], 李建海;成亚勇
2.仿真分析在时钟电路电磁兼容设计中的应用 [J], 徐亮
3.航天器时间触发系统时钟同步算法的仿真分析 [J], 蔺玥;高亚楠;范松涛;徐春
4.仿真系统中的时钟同步算法 [J], 唐庆茂;陈平;沈博
5.电路仿真业务中DCR时钟恢复算法的VLSI实现 [J], 冯肖雄; 邱超
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一种基于FPGA的位同步信号的实现

一种基于FPGA的位同步信号的实现刘小群【摘要】Synchronization is a very important practical aspect in the communication system, it is also the technical sup port to guarantee the whole communication system working orderly and dependably. Except carrier wave synchronization, it also needs bit synchronization in digital communication system. The method of realizing bit synchronization mainly includes filtering idea and phase-locked, the principle of phase-locked bit synchronous is similar to the principle of carrier wave synchronization. This paper designed one kind of digital phase-locked bit synchronous extraction project, introduced the principle of bit synchronization, the paper described the project and modules based on FPGA, and compiled and simulated with Maxplus Ⅱ . The simulation has shown that the design is well in reliability, and can meet the request.%同步是通信系统中非常重要的一个实际问题,是保证整个通信系统进行有序而可靠工作的技术支撑.在数字通信系统中,除了载波同步外,还需要实现位同步.实现位同步的方法主要有滤波法和锁相法,位同步锁相法的基本原理和载波同步的原理基本类似.本文设计了一种数字锁相法位同步提取方案,分析了位同步提取原理,阐述了实现方案和模块设计的方法,在MaxplusⅡ下完成编译、综合、仿真、下载到FPGA芯片等功能.仿真及试验表明,设计稳定可靠,且能够满足要求.【期刊名称】《新技术新工艺》【年(卷),期】2011(000)005【总页数】3页(P28-30)【关键词】位同步;数字锁相;FPGA;MaxplusⅡ【作者】刘小群【作者单位】宝鸡文理学院,物理与信息技术系,陕西,宝鸡,721016【正文语种】中文【中图分类】TN911数字通信中,除了有载波同步的问题外,还有位同步的问题。

【matlab编程】位同步Gardner环的研究

1.课题背景在数字通信中，消息是由一串连续的信号码元传递的。

这些码元通常都有相同的持续时间。

接收端接收这个码元序列时，一般均需知道每个码元的起止时刻，从而对码元进行判决。

例如，用取样判决器对信号进行取样判决时，一般均应对准每个码元最大值的位置。

因此，接收端必须要产生一个码元定时脉冲序列，并且定时脉冲的重复频率和相位（位置）要与接收码元一致。

即：接收端定时脉冲的重复频率和发送端码元速率相同；脉冲位置（即取样判决时刻）对准最佳取样判决位置。

我们把在接收端产生与接收码元的重复频率和相位一致的定时脉冲序列的过程称为码元同步或位同步、位定时，而称这个定时脉冲序列为码元同步脉冲或位同步脉冲。

2.课题相关理论概述Ganrder法是一种不需要先进行载波同步的定时误差估计算法。

这种方法是一种非判决指向方法，其基本思想是：提取出相邻码元最佳采样点的幅度和极性变化信息，再加上相邻码元过渡点是否为零这一信息，就可以从采样信号中提取出定时误差。

在系统设计中Gardner锁相环位于Costas载波同步锁相环之后，主要由四部分组成：内插器、时钟误差提取模块、环路滤波器以及控制器模块。

相互正交的I，Q两路信号的采样点通过运算每个符号期间都会产生一个定时错误样点。

通过定时误差检测把定时错误序列通过环路滤波器后送给数控振荡器，由数控振荡器产生参数控制插值滤波器，最后插值滤波器进行采样时刻调整，从而完成整个符号同步过程。

如何由接收到的采样点产生定时错误序列，这是Gardner算法的关键所在，在后面的章节，我们将详细讨论Gardner环的原理。

环路的基本工作流程这里就不做叙述了，有兴趣的同学可以查看相关的参考文献，内容基本雷同，下面对几个主要模块进行介绍。

时钟误差提取模块Gardner算法中的每个符号需要两个采样点，一个为符号的最佳观察点，一个为两个最佳观察点之间的采样点。

该算法使用与捕获与跟踪两种模式。

误差提取模块每个符号周期计算一次，理论计算公式为：环路滤波器控制器模块从功能方面看内插估值控制模块的主要完成的任务是计算小数间隔，以及产生再采样时钟Ti。

一种改进的Gardner定时同步算法

［Ｋｅｙｗｏｒｄｓ］ｔｉｍｉｎｇｓｙｎｃｈｒｏｎｉｚａｔｉｏｎ；ｉｎｔｅｒｐｏｌａｔｉｏｎｉｆｌｔｅｒ；ｔｉｍｉｎｇ－ｅｒｒｏｒｄｅｔｅｃｔｏｒ；Ｓ－ｃｕｒｖｅ；Ｇａｒｎｅｄｒａｌｇｏｒｉｔｈｍ；ＱＰＳＫｍｏｄｕｌａｔｉｏｎ
ＡｎＩｍｐｒｏｖｅｄＧａｒｄｎｅｒＴｉｍｉｎｇＳｙｎｃｈｒ０ｎｉｚａｔｉ０ｎＡｌｇｏｒｉｔｈｍ
ＬＩＵＷｅｉ，ＹＡＯＹｕａｎ－ｃｈｅｎｇ，ＱＩＮＭｉｎｇ — ｗｅｉ
文献标识码：Ａ
中田分类号：ＴＰ３０１．６
种改进的Ｇａｒｄｎｅｒ定时同步算法
刘伟，姚远程，秦明伟
（西南科技大学信息工程学院，四川绵阳６２１０１０）
摘
要：针对定时同步算法捕获时间长、稳定性差和误码率高等问题，提出一种改进的Ｇａｒｄｎｅｒ定时同步算法。分析不同插值滤波
ｅｒｒｏｒｒａｔｅ，ａｎｉｍｐｒｏｖｅｄＧａｒｄｎｅｒｓｙｎｃｈｒｏｎｉｚａｔｉｏｎａｌｇｏｒｉｔｈｍｉｓｐｒｏｐｏｓｅｄ．Ｏｎｔｈｅａｎａｌｙｓｉｓｏｆｄｉｆｆｅｒｅｎｔｉｎｔｅｒｐｏｌａｔｉｏｎｉｌｆｔｅｒ，ｐｉｅｃｅｗｉｓｅｐａｒａｂｏｌｉｃ

基于Gardner位定时同步算法的实验教学设计

ｏｆＡｅｒｏｃｒａｆｔＴｒａｃｋｉｎｇＴｅｌｅｍｅｔｅｒｉｎｇ＆ＣｏｍｍａｎｄｎｄａＣｏｍｍｕｎｉｃａｔｉｏｎ，ＣｈｏｎｇｑｉｎｇＵｎｉｖｅｒｓｉｔｙ，Ｃｈｏｎｇｑｉｎｇ４０００４４，Ｃｈｉｎａ）
Ａｂｓｔｒａｃｔ：Ａｎｅｌｅｃｔｒｏｎｉｃｉｎｔｅｇｒａｔｅｄｄｅｓｉｇｎｓｕｂｊｅｃｔ，ｂａｓｅｄｏｎＧａｒｄｎｅｒｂｉｔｔｉｍｉｎｇｓｙｎｃｈｒｏｎｉｚａｔｉｏｎａｎｄｉｔｓＦＰＧＡｉｍｐｌｅｍｅｎｔａｔｉｏｎ，ｉｓｄｉｓ —
教学要求。
关
键
词：电子综合设计；位定时同步；插值滤波；现场可编程门阵列 ຫໍສະໝຸດ 中图分类号：ＴＮ９２
文献标志码：Ａ
ｄｏｉ：１０．３９６９／ｊ．ｉｓｓｎ．１６７２— ４５５０．２０１４．０４．００１
本原理，利用Ｇａｒｄｎｅｒ算法进行数字通信系统的位同步设计，以解决接收端解调时产生的位同步问题。该设计通过Ｍａｔｌａｂ
对算法进行仿真验证，并最终在ＦＰＧＡ上实现。实践表明，该项目能有效提高本科学生的实践能力，达到电子综合设计的
ｃｕｓｓｅｄ．ＡｃｃｏｒｄｉｎｇｔｏｔｈｅｂａｓｉｃｐｉｒｎｃｉｐｌｅｓｏｆｔｈｅｄｉｇｉｔａｌｄｏｗｎｃｏｎｖｅｒｓｉｏｎｎｄａＱＰＳＫ，ｔｈｅｂｉｔｓｙｎｃｈｒｏｎｉｚａｔｉｏｎｏｆｔｈｅｄｉｇｉｔａｌｃｏｍｍｕｎｉｃａｔｉｏｎ

基于FPGA的通用位同步器设计

基于FPGA的通用位同步器设计作者：聂伟林竹来源：《现代电子技术》2013年第15期摘要：设计了一种基于FPGA的通用位同步器。

该同步器采用改进后的Gardner算法结构，其中，内插滤波器采用系数实时计算的Farrow结构，定时误差检测采用独立于载波相位偏差的GA⁃TED算法，内部控制器和环路滤波器的参数可由外部控制器设置，因而可以适应较宽速率范围内的基带码元。

阐述传统Gardner算法的原理，给出改进后的设计和FPGA实现方法，最后对结果进行仿真和分析，证明该方法的正确性。

关键词： Gardner；位同步； FPGA； Farrow中图分类号： TN713⁃34 文献标识码： A 文章编号： 1004⁃373X（2013）15⁃0045⁃05 Design of universal bit synchronizer based on FPGANIE Wei， LIN Zhu（Center of Computer System and Communication Laboratory， Beijing University of Chemical Technology， Beijing 100029， China）Abstract： A universal bit synchronizer based on the Gardner algorithm is designed in this paper. The improved Gardner algorithm structure is adopted in the synchronizer to meet the requirements of the universal demodulator based on the software radio， which means that the bit synchronization could be achieved when the rate of baseband signals is changed in a wide range. In this paper， the principle of the traditional Gardner algorithm is introduced. The improved design and FPGA⁃based implementation methods are given. In particular， the interpolation filter coefficients can be computed in real time by Farrow structure， and GA⁃TED algorithm which is independent of the carrier phase error was used in timing error detection， while parameters of the loop filter and internal controller can be set up by the external controller. At last， the simulation and test results show that the method is correct.Keywords： Gardner； bit synchronization； FPGA； Farrow0 引言数字通信中，位同步性能直接影响接收机的好坏，是通信技术研究的重点和热点问题。

基于Gardner算法的通用位同步器设计与实现

决。
本文根据软件无线电通用解调器的要求，将
Hale Waihona Puke Ｇａｒｄｎｅｒ算法应用于该系统中的位同步器，并且内插滤波器采用Ｆａｒｒｏｗ结构，定时误差检测采用ＧＡ— ＴＥＤ算法，环路滤波器和ＮＣＯ的参数可由外部控制器设置，以实现较宽速率范围基带信号的通用位同
第４Ｏ卷增刊
２０１３正
北京化工大学学报（自然科学版）
ＪｏｕｒｎａｌｏｆＢｅｉｊｉｎｇＵｎｉｖｅｒｓｉｔｙｏｆＣｈｅｍｉｃａｌＴｅｃｈｎｏｌｏｇｙ（ＮａｔｕｒａｌＳｃｉｅｎｃｅ）
采样率低，且误差计算与信号频偏无关。文献［５］
提出了一种改进的Ｇａｒｄｎｅｒ算法，并将其应用于Ｍ—
从图１可知，Ｇａｒｄｎｅｒ算法由内插滤波器和定时
环路组成。算法的核心是内插滤波器，其计算公式
时误差算法。文献［４］针对文献［３］的算法对载频
偏差敏感的缺点，给出了ＧＡ— ＴＥＤ算法，其优点是
图１传统Ｇａｒｄｎｅｒ算法结构图
Ｆｉｇ．１ＳｔｒｕｃｔｕｒｅｏｆｔｈｅｔｒａｄｉｔｉｏｎａｌＧａｒｄｎｅｒａｌｇｏｒｉｔｈｍ

Gardner位定时同步环路跟踪精度分析

第５０卷第５期２０１７年５月
通信技术
ＣｏｍｍｕｎｉｃａｔｉｏｎｓＴｅｃｈｎｏｌｏ５
Ｍａｖ．２０１７
ｄｏｉ：１０．３９６９／ｊ．ｉｓｓｎ．１００２ — ０８０２．２０１７．０５．００５
，
ｏｆｔｒａｃｋｉｎｇａｃｃｕｒａｃｙｏｆＧａｒｄｎｅｒｔｉｍｉｎｇｒｅｃｏｖｅｒｙｌｏｏｐ．Ｆｉｒｓｔｌｙ，ｔｈｅｐｒｉｎｃｉｐｌｅｏｆｔｈｅＧａｒｄｎｅｒｔｉｍｉｎｇｒｅｃｏｖｅｙｒ
ｔｈｅｎｏｉｓｅｔｈａｔ ’ ｐａｓｓｅｓｔｈｒｏｕｇｈｔｈｅｎｏｎｌｉｎｅａｒｄｅｖｉｃｅ．Ｆｉｎａｌｌｙ，ｓｉｍｕｌａｔｉｏｎｉｎｄｉｃａｔｅｓｔｈａｔｔｈｅｔｈｅｏｒｅｔｉｃａｌａｎａｌｖｓｉｓ
ＸＩＡＮＧＺｈｏｎｇ — ｗｕ，ＬＩＺｈｉ－ｑｉａｎｇ，ＺＨＵＨｏｎｇ — Ｐｅｎｇ。ＳＨＩＳｈｅｎｇ — ｃｈａ０，ＭＡＣｈｅｎｇ —ｃｈｅｎｇ
，
（１＿Ｃ。ｌｌｅｇｅ。ｆＣ。ｍｍｕｎｉｃａｔｉｏｎｓＥｎｇｉｎｅｅｒｉｎｇ，ＰＬＡＵｎｉｖｅｒｓｉｔｙｏｆＳｃｉｅｎｃｅａｎｄＴｅｃｈｎ。１。ｇＹ，ＮａｎｊｉｎｇＪｉａｎｇｓｕ２１００００，Ｃｈｉｎａ；２Ｂｅｉｊｉｎｇ

基于fpga定时闹钟课程设计

课程设计任务书学生姓名：专业班级：通信1002指导教师：工作单位：信息学院题目: 基于FPGA定时闹钟实验报告初始条件：quartus II 软件要求完成的主要任务:设计一个具有系统时间设置和带闹钟功能的24小时计时器中的应用。

电子钟要求如下：（１）计时功能：4位LED数字时钟对当前时间的小时和分钟进行显示，显示的最长时间为23小时59分。

（２）设置并显示新的闹钟时间：用户先按“set”键，再用数字键“0”～“9”输入时间，然后按“alarm”键确认。

在正常计时显示状态下，用户直接按下“alarm”键，则已设置的闹钟时间显示在显示屏上。

（３）设置新的计时器时间：用户先按“set”键，再用数字键“0”－“9”输入新的时间，然后按“time”键确认。

（４）闹钟功能：如果当前时间与设置的闹钟时间相同，则扬声器发出蜂鸣声。

时间安排指导教师签名：年月日系主任（或责任教师）签名：年月日目录摘要 .............................................................................................................................................. I II Abstract.......................................................................................................................................... I V1 FPGA概述 (1)1.1 FPGA基本结构 (1)1.2 FPGA编程原理 (1)1.3 FPGA设计流程 (2)2总体方案 (4)2.1顶层设计 (4)3各模块设计与实现 (5)3.1计时模块 (5)3.2分频器模块 (8)3.3显示模块 (10)3.4校对模块 (12)3.5闹铃设置模块 (14)3.6闹铃发声模块 (17)4 心得体会 (21)5参考文献 (22)摘要FPGA是现场可编程门阵列（Field Programmable Gate Array）的简称，与之相应的CPLD是复杂可编程逻辑器件（Complex Programmable Logic Device）的简称，两者的功能基本相同，只是实现原理略有不同，所以有时可以忽略这两者的区别，统称为可编程逻辑器件或CPLD/PGFA。

基于FPGA定时闹钟实验报告

西南科技大学电工学，电子技术学生实验报告课程名称FPGA技术课程设计实验课题定时闹钟班级电子0902指导老师龙惠民评分实验小组2012年4月25日实验课题：定时闹钟实验时间：2012年4月16日—4月30日实验小组成员：一．设计要求设计一个具有系统时间设置和带闹钟功能的24小时计时器中的应用。

电子钟要求如下：（１）计时功能：4位LED数字时钟对当前时间的小时和分钟进行显示，显示的最长时间为23小时59分。

（２）设置并显示新的闹钟时间：用户先按“set”键，再用数字键“0”～“9”输入时间，然后按“alarm”键确认。

在正常计时显示状态下，用户直接按下“alarm”键，则已设置的闹钟时间显示在显示屏上。

（３）设置新的计时器时间：用户先按“set”键，再用数字键“0”－“9”输入新的时间，然后按“time”键确认。

在输入过程中；输入的数字在显示屏上从右到左依次显示。

例如，用户要设置新的时间12：00，则按顺序输入“l”，“2”，“0”，“0”键，与之对应，显示屏上依次显示的信息为：“1”，“12”；“120”，“1200”。

如果用户在输入任意几个数字后较长时间内，例如5秒，没有按任何键，则计时器恢复到正常的计时显示状态。

（４）闹钟功能：如果当前时间与设置的闹钟时间相同，则扬声器发出蜂鸣声；二．设计流程1.顶层设计顶层设计结构2.各模块原理根据顶层设计结构，初步将定时闹钟分为分频器，计时模块，显示模块，闹钟模块。

（1）.计时模块包括秒计时子模块（sec），分计时子模块（min），时计时模块（hour），以及主控子模块（control）。

其工作原理：为妙计时子模块送1HZ脉冲，但秒计数达60时，秒计数器清零，秒进位信号为‘1’，并作为分计数器的时钟信号。

每产生一个秒进位信号，分计数器加‘1’。

同样，分计数达60时，计数器清零，并产生一个分进位信号，作为时的时钟信号，每产生一个分进位信号，时计数器加1，当计数器达24时，计数器清零。

fpga课程设计定时闹钟

fpga课程设计定时闹钟一、教学目标本章节的教学目标旨在让学生了解和掌握FPGA技术在定时闹钟领域的应用。

通过本章节的学习，学生应能够：1.理解FPGA的基本概念和特性；2.掌握FPGA定时闹钟的设计原理和流程；3.熟悉FPGA编程语言和开发工具；4.能够独立完成FPGA定时闹钟的设计和实现。

二、教学内容本章节的教学内容主要包括以下几个部分：1.FPGA的基本概念和特性：介绍FPGA的定义、发展历程、主要性能指标等；2.FPGA定时闹钟的设计原理：讲解定时闹钟的工作原理、设计思路和关键技术；3.FPGA编程语言和开发工具：介绍FPGA编程语言（如VHDL、Verilog等）的基本语法和常用开发工具（如ISE、Vivado等）；4.FPGA定时闹钟的设计和实现：通过实例分析，讲解如何使用FPGA编程语言和开发工具实现定时闹钟功能。

三、教学方法为了提高学生的学习兴趣和主动性，本章节将采用以下教学方法：1.讲授法：讲解FPGA的基本概念、特性、定时闹钟的设计原理等；2.案例分析法：通过分析实际案例，让学生了解FPGA定时闹钟的设计和实现过程；3.实验法：安排实验室实践环节，让学生动手操作，实际编写FPGA程序并验证定时闹钟功能；4.讨论法：学生进行小组讨论，分享学习心得和设计经验，互相促进。

四、教学资源为了支持本章节的教学内容和教学方法的实施，我们将准备以下教学资源：1.教材：选用权威、实用的FPGA教材，为学生提供系统性的学习资料；2.参考书：推荐一些FPGA领域的经典著作，供学生拓展阅读；3.多媒体资料：制作PPT、视频等多媒体资料，辅助讲解和展示FPGA相关概念和实例；4.实验设备：提供FPGA开发板、编程器等实验设备，让学生进行实际操作。

五、教学评估本章节的教学评估将采取多元化方式，以全面、客观、公正地评估学生的学习成果。

评估方式包括：1.平时表现：评估学生在课堂上的参与度、提问回答、小组讨论等表现；2.作业：布置相关的FPGA设计作业，评估学生的设计思路、代码质量和解决问题能力；3.实验报告：评估学生在实验环节的操作技能、数据分析和总结能力；4.考试：安排期末考试，测试学生对FPGA定时闹钟知识的掌握程度。

基于Gardner位定时同步算法综述

1.1位同步算法在软件无线电接收机中，要正确的恢复出发送端所携带的信号，接收端必须知道每个码元的起止时刻，以便在每个码元的中间时刻进行周期性的采样判决恢复出二进制信号[43]。

信号在传播过程中的延时一般是未知的，而且由于传输过程中噪声、多径效应等影响，造成接收到的信号与本地时钟信号不同步，这就需要位同步算法，恢复出与接收码元同频同相的时钟信号。

正确的同步时钟是接收端正确判断的基础，也是影响系统误码率的重要因素；没有准确的位同步算法，就不可能进行可靠的数据传输，位同步性能的好坏直接影响整个通信系统的性能[44]。

实现位同步算法的种类很多，按照处理方式的不同可分为模拟方式、半数字方式和全数字方式如图3-10所示。

a)b)c)图3-10 位同步算法模型Fig.3-10 Bit Synchronous Algorithm Model图3-10(a)模型为全模拟位同步实现技术，通过在模拟域计算出输入信号的位同步定时控制信号去控制本地时钟，对信号进行同步采样。

图3-10(b)模型为半模拟同步模型，该模型的主要思想是通过将采样后的信号经过一系列的数字化处理，提取出输入信号与本地时钟的偏差值，通过这个偏差来改变本地时钟的相位达到位同步。

(a)(b)两种方式都需要适时改变本地时钟的相位，不利于高速数字信号的实现且集成化程度较低。

图3-10(c)为全数字方式的位同步是目前比较常用方法，全数字方式的位同步算法十分适用于软件无线电的实现。

该方法通过一个固定的本地时钟对输入的模拟信号进行采样，将采样后的信号经过全数字化的处理实现同步；采用此种方法，实现简单，且便于数字化实现，对本地时钟的要求大大降低。

本次设计主要分析了基于内插方式的Gardner 定时恢复算法。

1.1.1 Gardner 定时恢复算法原理Gardner 定时恢复算法是基于内插的位同步方式，全数字方式的位同步算法模型中，固定的本地采样时钟不能保证能在信号的极值点处实现采样，所以需要通过改变重采样时钟或输入信号来实现极值处采样[45-46]。

基于三角函数内插法的Gardner位定时同步环的FPGA实现

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而使信号尽可能地接近最佳采样点
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图１位定时环路结构
样得到，从而影响后续觯调判决结果。这就需要对采样信号２ＦＰＧＡ实现及其Ｍｏｄｅｌｓｉｍ仿真进行处理，获得最佳采样点。Ｇａｒｄｎｅｒ等通过分析异步采样对ＦＰＧＡ实现的顶层框图如罔２所示，由三角函数插值滤波全数：接收机带来的影响，提出了基于内插的同步算法。器、定时误差检测、环路滤波、插值控制等部分组成。本文本文针对实际系统的需求，搭建了一科，适用十ＰＳＫ的通仿真采用了ＢＰＳＫ调制方式，升余弦滤波器的滚降系数为１，用的Ｇａｒｄｎｅｒ位定时同步电路。其中的插值滤波器采用了采样数据经过与发端一致的平方根升余弦匹配滤波器，采实现结构简单，内插精度高，适合于ＦＰＧＡ实现的三角函数样速率为每个符号４个采样点，设置本端采样周期与１／４个符内插算法。在Ｍｏｄｅｌｓｉｍ上对该电路进行了仿真，并进行了号周期相比较偏小的Ｔ／５１２。具体模块描述如下。ＦＰＧＡ实现。该力‘ 案已经应用于实
的值。
图２ＦＰＧＡ实现顶层