EDA论文

摘要

本文的目的是设计单稳态触发器，运用了VHDL语言，结合Multisim12.0软件进行了单稳态触发器的仿真图与原理图的设计，使电路设计过程具有快捷性、高效性和准确性，完成符合质量要求的555单稳态触发器的设计。

关键词

VHDL语言；单稳态触发器；Multisim12.0

Abstract

The purpose of this paper is to design a monostable trigger, use the VHDL language, the simulation graph monostable multivibrator and schematic diagram with Multisim12.0 software, the circuit design process isfast, efficient and accurate, complete and meet the quality requirements ofthe 555 single stable state trigger design.

Keywords

VHDL language; monostable trigger; Multisim12.0

目录

摘要........................................................................................................................................ I Abstract .................................................................................................................................... II 第一章单稳态触发器的原理. (1)

1.1单稳态触发器概述 (1)

1.2单稳态触发器电路的工作原理 (1)

第二章单稳态触发器设计过程 (3)

2.1 VHDL程序 (3)

2.2 设计仿真图 (4)

结论 (5)

参考文献 (6)

致谢 (7)

第一章单稳态触发器的原理

1.1单稳态触发器概述

电路中只有一种稳定工作状态的触发器叫做单稳态触发器。其特点：在无外加触发信号作用时电路处于一种稳定工作状态称为稳态。当输入端有外加触发脉冲信号的上升沿或下降沿由电路而定作用时输出状态立即发生跳变，电路进入暂时稳态状态称为暂稳态。电路自动恢复原先的稳态其暂稳态时间与电路阈值电压及外接参数有关。按电路结构单稳态触发器可分为微分型和积分型两种，前者适用于窄脉冲触发，后者适用于宽脉冲触发。无论哪种电路结构其单稳态的产生都源于电容的充放电原理。图1-1为用555定时器组成的单稳态触发器电路。

图1-1单稳态触发器电路

1.2单稳态触发器电路的工作原理

用555定时器组成的单稳态触发器，图1-2为其波形图，图中t

0-t

1

为稳态，t

1

-t

3

为暂稳态，t

3

时刻恢复稳态。

图1-2单稳态触发器波形图

由上述可知555定时器组成的单稳态电路由输入脉冲信号的下降沿触发，使其输出

必须恢复为1，否则电路内的RS触发状态产生翻转，另外，在暂稳态过程结束前，u

1

器为不确定状态，输出不能维持0状态。因此这种单稳态电路只能用负窄脉冲触发，如

果输入脉宽大于输出脉宽，则输入端可加RC微分电路，使输入脉宽变窄。

第二章单稳态触发器设计过程

2.1 VHDL程序

单稳态电路的VHDL程序如下，调整计数器的模数M只需要改变类属语句GENERIC 中的c值，使其等于M-1即可。

library IEEE;

Use IEEE.STD.LOGIC.1164.ALL;

Use IEEE.STD.LOGIC.UNSIGNEG.ALL;

Entitu MST is

Port(

clk: in std .logic;

tr: in std.logic;

clr: in std.logic;

q:buffer std_logic;

);

end MST;

architecture Behv.Bas of MST is

signal q.tf : std_logic;

signal cnt : std_logic.vector(2 downto 0);

beigin

TRIGGER : process(clr,q.tf,tr)

begin

if clr = ‘1’or q.tf =’1’then

q<=’0’;

elsif tr’EVENT and tr =’1’then

q<=’1’;

end if;

end process;

COUNT : process(clk,q)

begin

if q= ’0' then

cnt<=(others=>‘0');

q.tf<='0';

elsif clk’EVENT and clk='1'then

if cnt = 7 then

q.tf<='1';

end if;

cnt<=cnt+1;

end if;

end process;

End Behv.Bas;

2.2 设计仿真图

Multisim仿真图如图3-1

图3-1 555定时器构成的单稳态触发器仿真图