幅频均衡课程设计

第一章总体方案设计分析第一节系统方案设计一题目要求本次课程设计要求对10kHz带阻网络对20Hz～20kHz信号进行滤波，以10kHz时输出信号电压幅度为基准，要求最大衰减≥10dB。

经过数字幅频均衡器后，要求输出信号通频带20Hz～20kHz内的电压幅度波动以10kHz时输出信号为基准起伏 1.5dB以内。

二方案比较（一）带阻网络与数字均衡器的接口方案一：PCM1803PCM1803是将模拟信号转换成16bit的PCM信号的专用编码器，是一个均匀量化器，采用IIS接口，操作起来简单，但FPGA里面需要采用相同的通信协议，需要进行数据的串并转换，程序稍显复杂。

方案二：高速AD用高速AD采集模拟信号，然后经过数字幅频均衡器处理后送到后级功放，此方法优点是程序编写简单，易调试，对具有丰富IO口的FPGA 来说采用并行通信完全不成问题，因此我们选择该方案。

(二)幅频均衡方案选择方案一：采用数字AGC方案。

即使用双频欠采样法测得信号幅值，然后将输入的信号在FPGA内部进行乘法处理得到系数，再对以后输入的信号同比例放大，再通过D/A转换器输出，即可得到幅值固定的信号。

此方案实现简单，但是由于峰值的采样需要有一定的采样点数，低频信号需要较长时间才能得到稳定的输出波形，局限性较明显。

方案二：用A/D转换器对信号进行采样，然后对数字信号进行FFT 变换，得到其频率谱，然后在频域进行调整，最后进行IFFT变换，得到均衡后的信号。

但是频率分辨率和响应速度不能同时做到很高，而且占用FPGA资源太多。

方案三：采用数字滤波器方案，首先测该带阻网络的幅频特性，然后推导出其互补网络的幅频特性，再通过反傅立叶变换可以得到互补网络的时域冲激响应，接着用matlab求得ＩＩＲ滤波器的系数，最后由FPGA设计FIR滤波器，并由D/A转换器将信号输出。

此种方法实现较为复杂，需要占用FPGA大量资源，但是不用耗费长时间，并且能实现扫频信号的幅频均衡。

综上所述，方案一由于反应速度慢并且不能对非周期信号产生作用，方案二速度慢且占用了过多的资源。

方案三虽然也占用大量资源且计算复杂，但是能迅速对信号进行幅频均衡，并且此种方案目前相对成熟，且对于FPGA来说较易实现，因此我们选择方案三。

（三）系统总体方案设计及实现方框图系统总体框图如下图所示，输入信号在进入幅频均衡器之前先通过前级放大使小信号达到合适大小，并且通过带通滤波器抑制带外噪声，然后经过带阻网络进入幅频均衡模块。

幅频均衡模块由A/D转换器、D/A 转换器和FPGA组成。

A/D采样数据进入FPGA后通过内部数字滤波器。

数据在处理完成后由D/A输出得到均衡后的模拟信号。

图一系统设计框图第二章系统各模块电路设计第一节带阻网络设计根据题目要求，设计如下电路。

本级带阻滤波网络对不同频率的输入信号衰减不同，产生不同幅度的信号输入到后级，FPGA中将IIR滤波器的设计均衡算法对此信号进行幅频均衡。

图二带阻网络原理图及仿真图第二节AD模块电路设计一硬件设计由于要进行数字幅频均衡，因此前端输出的模拟信号要经过AD转换，转换成12位的数字信号送给FPGA进行处理。

AD电路原理图如下图所示。

图三ＡＤ原理图二 AD模块程序：本段程序主要实现数据采集，即经带阻网络输出的模拟信号，经过AD模块后，实现有模拟信号到数字信号的转变。

变换后的数字信号再经过IIR滤波器，从而实现幅频均衡。

module AD(clk,reset,data_in,AD_data,AD_clk);input clk;//100KHZinput reset;input [11:0]data_in;output [11:0] AD_data;output AD_clk;reg [11:0] AD_data_r;always@(negedge clk or posedge reset)beginif(reset)AD_data_r<=12'b0;elseAD_data_r<=data_in;endassign AD_data=AD_data_r;assign AD_clk=clk;endmodule第三节FPGA幅频模块设计一数字幅频均衡数字幅频均衡是本设计的关键，为构建良好的均衡算法，我们需通过对上级带阻网络进行幅频特性分析。

我们先设定一正弦信号的幅度为恒定值5V，改变信号频率，测定经带阻网络后输出信号。

由此，我们可以应用数字信号处理技术，设计一与外部带阻网络特性完全相反的IIR带通滤波器，得到滤波器系数，并将其以12bit量化，在FPGA中编程实现Matlab所设计的带通滤波器，以对输入FPGA的数字信号进行幅频均衡，实现题目的要求。

图四 FPGA幅频均衡模块IIR模块程序：本段程序主要是实现IIR滤波，对有AD采集的信号进行滤波，也即是进行幅频均衡。

此段程序是整个系统的核心部分。

module IIR(clk,reset,Data_in,Data_out);in put clk; //100KHZinput reset;input [11:0] Data_in;output [11:0] Data_out;reg [11:0] data_1,data_2,data_3;wire [25:0] Data_feedforward;wire [25:0] Data_feedback;wire [25:0] Data_t;reg [11:0] dat_1,dat_2,dat_3;wire [23:0] data_11,data_33;wire [23:0] dat_11,dat_22,dat_33;//------------------------------------------------------//// output [11:0] data_1;// output [11:0] data_2;// output [11:0] data_3;// output [23:0] data_11;//-------------------------------------------------------/ //parameter b1=12'd37,b2=12'd0,b3=12'd4058;parameter a1=12'd4095,a2=12'd4018,a3=12'd4020;always@(posedge clk or posedge reset)beginif(reset)begindata_1<=12'b0;data_2<=12'b0;data_3<=12'b0;endelsebegindata_1<=Data_in;data_2<=data_1;data_3<=data_2;endend// assign Data_feedforward=b1*data_1+b3*data_3;//----------------------------------------------------------//multb_1 b_1 (.dataa (data_1),.datab (b1),.result (data_11));multb_3 b_3 (.dataa (data_3),.datab (b3),.result (data_33));assign Data_feedforward=data_11+data_33;//------------------------------------------------------------//multa_1 a_1(.dataa (dat_1),.datab (a1),.result (dat_11));multa_2 a_2(.dataa (dat_2),.datab (a2),.result (dat_22));multa_3 a_3 (.dataa (dat_3),.datab (a3),.result (dat_33));assign Data_feedback=dat_11+dat_22+dat_33;assign Data_t=Data_feedforward+Data_feedback;//------------------------------------------------------------//always@(posedge clk or posedge reset)beginif(reset)begindat_1<=12'd0;dat_2<=12'd0;dat_3<=12'd0;endelsebegindat_1<=Data_out;dat_2<=dat_1;dat_3<=dat_2;endendassign Data_out=Data_t[25:14];endmodule二 IIR模块仿真时序图如下图所示：是FPGA核心部分的IIR滤波器设计程序进软件仿真后的波形图：图四仿真时序图第四节ＤＡ转换模块设计一硬件设计该电路主要是实现由数字信号到模拟的转变，即把有FPGA输出的数字信号还原成模拟信号，从而进行后面信号的测试。

看其经过幅频电路的信号是否符合题目要求。

图五DAC902原理图二 DA模块程序：本段程序主要实现由FPGA幅频均衡后的信号进行数字到模拟的实现，变换后的模拟输入到AD电路。

从而实现信号的数字到模拟的转换。

DA模块程序：module DA(clk,reset,data_in,DA_clk,DA_data);input clk;input reset;input [11:0] data_in;output [11:0] DA_data;output DA_clk;reg [11:0] DA_data_r;always@(posedge clk or posedge reset)beginif(reset)DA_data_r<=12'b0;elseDA_data_r<=data_in;endassign DA_data=DA_data_r;assign DA_clk=clk;endmodule第五节系统顶层程序设计一顶层程序设计本段程序主要实现系统各个模块之间的接口连接，使之成为一个能实现幅频功能的的FPGA系统。

顶层程序：module top_1(clk,n_reset,DA_clk,DA_data,AD_clk,AD_data);input clk;input n_reset;input [11:0] AD_data;output AD_clk;output DA_clk;output [11:0] DA_data;reg [7:0] count;reg clk_100KHZ_r;wire clk_100KHZ;wire [11:0] data_1,data_2;wire reset;assign reset=~n_reset;always@(posedge clk or posedge reset)beginif(reset)begincount<=8'b0;clk_100KHZ_r<=1'b0;endelsebegincount<=count+1'b1;if(count==8'd249)begincount<=8'b0;clk_100KHZ_r<=~clk_100KHZ_r;endelseclk_100KHZ_r<=clk_100KHZ_r;endendassign clk_100KHZ=clk_100KHZ_r;AD AD_1(.clk(clk_100KHZ),.reset(reset),.data_in(AD_data),.AD_data(data_1),.AD_clk(AD_clk));IIR IIR_1(.clk(clk_100KHZ),.reset(reset),.Data_in(data_1),.Data_out(data_2));DA DA_1(.clk(clk_100KHZ),.reset(reset),.data_in(data_2),.DA_clk(DA_clk),.DA_data(DA_data));Endmodule二顶层文件生成系统框图如下图所示，为本次程序设计后有软件生成的系统图，其中主要有三个模块组成：AD模块，IIR滤波器和ＤＡ模块。