基于0_13_mCMOS工艺的低电压高速1_2分频器设计_夏辉

2011年1月第1期电子测试ELECTRONIC TESTJan.2011No.1基于0.13μm CMOS工艺的低电压高速1:2分频器设计夏辉（92728部队， 200436）摘 要: 在光纤传输系统中，分频器是工作在最高频率的电路之一，起着至关重要的作用, 本文就采用了由锁存器构成的数字1:2分频器。

采用UMC 0.13μm CMOS工艺，设计了电源电压为1V，工作频率范围为5～20GHz 的1:2分频器电路。

该电路由基本分频器单元以及输入输出缓冲组成。

基本分频器单元采用单端动态负载锁存器。

整体电路功耗小于17mW，核心功耗为2mW，芯片面积为0.412mm×0.337mm。

通过系统测试表明，该设计能够达到设计要求。

关键词: CMOS；低电压；分频器；动态负载中图分类号: TN77 文献标识码: A　Research on low voltage high speed 1:2frequency divider based on 0.13μm CMOSXia Hui（92728 Army ，200436）Abstract: In optical fiber transmission system, is working at the highest frequency divider circuit, one plays a vital role, this paper uses the figures from the latch constitute a 1:2 divider. This paper describes a 1:2 frequency divider, which works on the power supply voltage of 1V and the frequency range of 5GHz to 20GHz, using UMC 0.13μm CMOS process. The concrete circuits are composed of frequency divider and I/O buffers. A singe-end dynamic loading latch is employed as basic cell. The total power consumption of the chip is lower than 17mW, and core power consumption is 2mW ，and die area equals 0.412mm×0.337mm. Through the system test shows that the design can meet the design requirements.Keywords: CMOS; low voltage; frequency divider; dynamic loading0 引言目前，分频器常见的构成方式有两种：由触发器构成的数字分频器和注入锁定的模拟分频器[3]。

注入锁定分频器输出信号稳定、失调量小，但锁定范围很窄，多用于对信号频率要求很高的场合；而由触发器构成的数字分频器结构相对简单，功耗较低，可分频范围较大，且不需要借助电感这一比较难实现芯片集成的器件，所以其在实际系统中有广泛的应用。

本文就采用了由锁存器构成的数字1:2分频器结构。

1 低电压电路设计电源电压的减小对电路的影响主要包括以下几个方面：随着电源电压减小，动态范围减小，采用差分结构可以增大信号摆幅，但动态范围的下限将受到限制。

通常，为了让Vds（饱和状态）变小，MOS 场效应管的W/L值很大。

由此，低电压对固有电容也产生消极影响，这是因为大的W/L，导致了更大的电容。

随着电源的减小，输入共模范围（ICMR）取值也将受到限制。

ICMR是差分输入工作正常时的输入共模电压，它决定了某一级的输出能否连接到另一个不同或相同级的输入。

另一方面，电压降低，电路电压分配问题就越显著，设计时就不允许采用层叠数较多的电路。

这就限制了电路结构的选择。

另外，以一般的差分放大器为例，由于该工艺阈值电压的典型值为|Vtp|=310mV，Vtn=387mV，而电源电压只有1V，要保证电路节点的输出幅度，MOS管偏置电压的选择范围很小。

偏置电压取得过大，则饱和时要求的Vds就很大，不能保证低电压下整个电路的正常工作；取得过小，MOS管有可能不开启，或者使得过驱动电压较小，电路驱动能力下降，工作速度也降低。

因此，要使电路在低电压下正常工作，对电路结构的选择以及参数的合理取值都提出了很高的要求。

2 锁存器结构选择常见的锁存器结构有：CMOS准静态逻辑[4]、SCFL逻辑[4]、动态负载锁存器[5]、单端动态负载锁存器[6]等。

CMOS准静态逻辑的特点是功耗小，但工作速率不高，在低电压情况下速率更低；SCFL逻辑的工作速率很高，高速电路常用该逻辑实现，但其功耗较大，且其三层堆叠结构需要较高的电源电压驱动；动态负载锁存器采用由时钟控制的动态负载提高工作速度，并且保证输出信号幅度足够大，但是时钟信号的偏置不易选择，且其对电源电压要求较高，不适合低电源电压下高速电路的设计；单端动态负载锁存器为两层结构，其对时钟偏置和电源电压要求都优于前者，而且其动态负载结构能够达到很高的速率。

综上所述，本文采用单端动态负载锁存器作为分频器电路的锁存器单元，这样既可满足高速率的要求，又可以在1V电源电压下正常工作。

3 分频器电路结构本文中基于TFF（Toggle Flip-Flop）的分频器由两个相同的互相耦合的锁存器构成，其框图如图1所示。

每个锁存器由单时钟信号CLK或CLKN 控制，它们在时钟的作用下周期性地交替工作在采样和保持模式，从而实现二分频功能。

这里假定CLK 控制主锁存器，CLKN 控制从锁存器。

图1 分频器框图图2为分频器的电路图。

当CLK 为低电平时，MN5导通，锁存器处于采样模式，MP1和MP2处于线性区，导通电阻很小，即输出节点的RC 时间常数很小。

小的RC 时间常数使得采样差分对（MN3、MN4）能以最快速度对输入信号进行采样，并且缩短电平转换的时间。

当CLK 为高电平时，MN5截止，锁存器处于锁存模式，此时MP1和MP2处于截止状态，RC 时间常数很大。

MN1和MN2交叉耦合构成正反馈锁存对管，使得前半周期输出信号保持不变。

两个锁存器交叉耦合形成的主从结构使得输出信号频率只有输入时钟的一半，即构成了一个1:2分频器。

而动态负载技术则极大地提高了分频器的最大工作频率和分频范围。

4 输出缓冲电路设计输出接口电路是为了驱动外部电路的负载而设计的，目的是要得到足够大的输出电压摆幅。

如图3所示，输出缓冲电路为典型的差分放大电路。

本设计采用三级级连电路以驱动焊盘。

前两级完成对信号的放大并初步限幅，最后一级在完成放大的同时，还完成输出端的阻抗匹配。

三级放大器的主放大器尺寸逐级增大，同时负载电阻按比例逐级缩小，但保持各级增益基本相同。

因为核心电路的输出接输出缓冲电路第一级主放大管的栅极，所以该管的栅宽应当尽量小，以减小前一级的输出负载。

图3 输出缓冲电路5 版图设计与仿真结果本次版图设计是在Cadence 下完成的，芯片版图如图4所示。

在版图设计时，要注意互连线寄生电阻、寄生电容的影响。

在低电源电压情况，这些会对电路速率产生很大的影响。

画版图时，互连线要尽量短。

VddVdd图2 分频器电路图图4 版图电路仿真采用UMC 提供的0.13μm CMOS 工艺模型，前仿真在Synopsys 公司的Hspice 上进行，后仿真使用Cadence 环境下的Spectre。

图5和图6分别是输入信号频率为20GHz 和5GHz 时的输入输出波形图。

图5 输入20GHz 时的波形6 结束语本文采用UMC 0.13μm CMOS 工艺、1V 电源电压、单端动态负载锁存器，分频器可以实现5~20GHz 的1:2分频，并且通过各个工艺角仿真。

整体功耗小于17mW，核心功耗为2mW。

芯片面积是0.412mm×0.337mm。

参考文献[1]张明德，孙小菡. 光纤通信原理与系统[M]. 南京：东南大学出版社, 1996：1-2. [2]邱玲. 0.35μm CMOS 工艺低电压高速1:4分接器[D]. 南京：东南大学，2007.[3]徐阳. CMOS 1:4 高速分接器的设计[D].南京：东南大学，2004.[4]Lu Jianghua, Wang Zhigong et al. A 8.5GHz 1:8 Frequency Divider in a 0.35μm CMOS Technology[J]. Circuits and Systems Magazine, IEEE, 2002(2):24-42.[5]HongMo Wang. A 1.8V 3mW 16.8GHz Frequency Divider in a 0.25μm CMOS[J]. IEEE Journal of Solid-State Circuits,1990(25):920-931.[6] J Wong , V Cheng , H C Luong. A 1-V 2.5-mW 5.2-GHz Frequency Divider in a 0.35μm CMOS Process[J]. IEEE Journal of Solid-State Circuits,2003(38):1643-1648.[7] 姜辉. 基于0.18μm CMOS 工艺的低电压、低功耗、超高速集成电路设计[D]. 南京：东南大学，2006.[8] Eom, S.Y., etc. Compact digital Phase Shifter For Active PhasedArray Antenna System[R]. Microwave and OptoelectronicsConference. 2007, 1:303-306.作者简介：夏辉，工程师，硕士，研究方向为电子技术。

E-mail: mop123@图6 输入5GHz时的波形。