2.1 闩锁、设计规则和SOI
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最小间距 伸出有源区外的最小长度 硅栅到有源区边的最小距离 与有源区的最小外间距 最小宽度
2λ
2λ 2λ 3λ 1λ 5λ
I2
I3
最小间距
对有源区的最小覆盖
2λ
2λ
31
5. 引线孔
C1 C2 最小引线孔面积 最小引线孔间距 2 λ ×2 λ 2λ
C3
C4 C5 C6 M1 M2
有源区或多晶硅对引线孔的最小覆盖
19
Design Rules
设计规则是设计者和 工艺工程师之间的接 口 设计规则保证满足设 计规则的设计加工后 的器件可以达到工艺 的标准性能
20
CMOS Process Layers
在版图设计 工具中，把 每个数据层 规定一个层 名，并用某 个颜色和填 充来区分
Color Layer Well (p,n) Yellow Active Area (n+,p+) Green Select (p+,n+) Green Polysilicon Red Metal1 Blue Metal2 Magenta Contact To Poly Black Contact To DiffusionBlack Via Black
43
多晶硅
n＋ p- n＋ SiO2 Sapphire Si p型注入 n-
pSiO2 Sapphire Si
n-
pSiO2 Sapphire Si
n-
n＋
p- n＋ SiO2 Sapphire Si
p+
n-
p+
n＋
p-
n＋ SiO2 Sapphire Si
p+
n-
p+
44
Gf 硅栅 S B D 硅膜 n＋ pSiO2 Sapphire 硅衬底 n＋
14
根据版图数据制作掩模版
15
集成电路的设计过程
wenku.baidu.com
现代VLSI的设计 过程是一个从抽象 到具体的过程 抽象的目的是提高 设计层级，提高设 计能力 设计的过程就是逐 步对高层级的抽象 设计向低层级的设 计进行映射的过程
Abstraction Conception Validation Implementation
7
寄生晶体管Q1、Q2，寄生电阻Rnw、Rsub 构成等效电路
Q1和Q2交叉耦合形成正反馈回路 电流在Q1和Q2之间循环放大 VDD和GND之间形成极大的电流，电源和地之间锁定在一 个很低的电压(维持电压Vh)
防止闩锁效应 的措施
1. 2. 3. 4. 5. 6.
减小阱区和衬底的寄生电阻 降低寄生双极晶体管的增益 使衬底加反向偏压 加保护环 用外延衬底 采用SOI 工艺
实现三维立体集成。
45
M4
M3
SOI技 术实现 三维立 体集成
M2 M1
VILIC 栅
n+/p+ n+/p+
T2
M2
M1 栅
n+/p+ n+/p+
Via
T1
Bulk Si
46
SOI CMOS反相器结构
n+ p-
n+ p+ SiO 2
硅 衬 底
n-
p+
47
SOI 与体硅CMOS性能比较
48
抑制闩锁效应：
17
集成电路的设计过程
设计的过程就是逐 步对高层级的抽象 设计向低层级的设 计进行映射的过程 版图设计是设计过 程的最后一步，也 称作设计实现
Abstraction Conception Validation Implementation
Fabrication
Detail
18
VDD
铝 多晶硅
集成电路原理与设计
制作工艺：闩锁效应、版图规则和SOI
第二章 集成电路制作工艺
2.1.1 集成电路加工的基本操作 2.1.2 MOS结构和分类 2.2.1 N阱CMOS工艺 2.2.2 深亚微米CMOS工艺 2.3.1 CMOS IC中的寄生效应 2.3.2 CMOS版图设计规则 2.3.3 SOI工艺
4 高温退火 ， 增加键合强度 ， 恢复顶层硅膜中引起的损伤 ；CMP抛光使表面平整
硅片-A
硅片-B
5
形成SOI片 硅片-A SOI 片
41
Smart cut流程
42
基于台面隔离的SOI CMOS基 本工艺流程
nn-Si 1 SiO2 Si 3 注入B p4 n-Si 2 SiO2 Si 5 SiO2 SiO2 Si 光刻胶 注入P pSiO2 SiO2 Si nnSiO2 Si 光刻胶 n-
9
1、减小寄生电阻 2、降低寄生晶体管增益 3、衬底加反向偏压 抑制闩锁效应：
10
4、保护环
Vss Vin Vout VDD
p+ n+
n+
p+
n+
p+
p+ n+ n阱
保护环 p 型衬底
11
Vss
Vin
Vout
VDD
5、外延衬底
p+ n+
n+
p+
n+
p+
p+ n+ n阱
保护环 p 型衬底
1. n阱 W1 W2 最小宽度 最小间距（等电位） （不等电位） 2. 有源区 A1 A2 A3 A4 最小宽度 最小间距 阱内p＋有源区到阱边最小间距 阱外n＋有源区与n阱最小间距 3λ 3λ 5λ 5λ 10λ 6λ 9λ
30
3. 多晶硅
P1
P2 P3 P4 P5 4. 注入框 I1
最小宽度
27 um. poly_not_fet to all_diff minimum spacing = 0.14
版图设计规则的两种 形式
微米规则——直接以微米为单位给出各种图形尺 寸的要求 灵活性大，更能针对实际工艺水平；缺点是通 用性差 λ规则——以λ为单位给出各种图形尺寸的相对值 λ是工艺中能实现的最小尺寸，一般是用套刻 间距作为λ值，或者取栅长的一半为λ 最大优点是通用性强，适合CMOS按比例缩小 的发展规律
SOI CMOS的优越性
1.
Gb
每个器件都被氧化层包围，完全与周围的器件隔离，从根本 上消除了闩锁效应； + 减小了pn结电容和互连线寄生电容 不用做阱，简化工艺，减小面积
n p n+ p+ SiO 2
硅 衬 底
n
p+
2. 3. 4.
极大减小了源、漏区pn结面积，从而减小了pn结泄漏电流
5.
6.
有很好的抗幅照性能；
n+
n+
p+
p+
p-外延层
n阱 p 型衬底
12
6.SOI工艺
n+
p+
n+
p+
n+
p+
13
第二章 集成电路制作工艺
2.1.1 集成电路加工的基本操作 2.1.2 MOS结构和分类 2.2.1 N阱CMOS工艺 2.2.2 深亚微米CMOS工艺 2.3.1 CMOS IC中的寄生效应 2.3.2 CMOS版图设计规则 2.3.3 SOI工艺
24
Gnd
金属1 多晶硅 有源区 P阱 接触孔 P+注入
25
(a) 设计的版图
违背版图设计规 则的结果
(b) 加工误差造成器件失效
26
设计规则检查
版图设计过程中可以 利用设计规则检查 （DRC）工具，检查 是否违反设计规则 根据工具的报错信息， 修改版图图形，直到 满足设计要求
34
2.3.2 SOI CMOS基本工艺
SOI结构 SOI工艺 SOI优点
35
SOI CMOS结构
B
n+ p+ n+ p+ n+ p+
Gf 硅栅 S D 硅膜 n＋ pSiO2 Sapphire 硅衬底 n＋
Gb
1. 体区和衬底隔离。体电位是浮空会引起浮体效应。需专门设计 体区的引出端。 2. 衬底相对沟道区也相当于一个MOS结构，因此也把SOI MOSFET 的衬底又叫做背栅, 是五端器件 。
2
铜互连可以减少连线层数
3
CMOS 工艺
4
寄生效应：场区寄生MOS晶体管
防止出现寄生沟道的措施:
足够厚的场氧化层 场区注硼
5
体硅CMOS中的闩锁效应
VSS Vin Vout VDD
6
闩锁效应:等效电路
VDD
Vout Q4 Rw Q1 Vout Q3 Rs
Q2
如果某些干 扰使得Vout 高于Vdd或 者低于Gnd 引起寄生双 极器件Q3 或Q4导通
0.14
0.14 0.14 0.12
通孔1－6
金属2－7 通孔7－8
0.13
0.14 0.36
0.15
0.14 0.34
金属8－9
n+/p+
0.42
0.42
0.44
33
第二章 集成电路制作工艺
2.1.1 集成电路加工的基本操作 2.1.2 MOS结构和分类 2.2.1 N阱CMOS工艺 2.2.2 深亚微米CMOS工艺 2.3.1 CMOS IC中的寄生效应 2.3.2 CMOS版图设计规则 2.3.3 SOI工艺
28
版图设计规则 示意图
P5 A2 A1 n+ A4
P2 C1 C2 C3 P3 I3
C5 M2
n+
A3
P4
M1
三种尺寸限制： 1）各层图形的最小尺寸 2）同一层图形的最小间距 3）不同层图形的套刻间距
C4
n+
W2
P1
C6
n阱
W1
n 阱
阱区
有源区
多晶硅
金属
注入框
29
一个n阱CMOS工艺的λ 设则
n+ p-
n+ p+ SiO 2
硅 衬 底
n-
p+
49
本节总结
闩锁效应及其解决方法 版图设计及设计规则 SOI工艺及特点
50
Representation
21
设计规则规定同层和不同层数 据之间的宽度和间距等要求
Same Potential Well 10 Active 3 2 Select 3 Contact or Via Hole 2 2 Metal1 3 0 or 6 Different Potential 9 Polysilicon 2 3 2
有源区引线孔到多晶硅栅的最小间距 多晶硅引线孔到有源区最小间距 金属或注入框对引线孔的最小覆盖 最小线宽 最小间距
1.5λ
2λ 2λ 1λ 3λ 3λ
32
6. 金属连线
90nm CMOS技术主要版 图设计规则
图形 线宽（um） 间距（um）
有源区
多晶硅 引线孔 金属1
0.12
0.10 0.12 0.12
Fabrication
Detail
16
集成电路的 设计层级
最早的IC设计 根据版图数据加 工掩模版，利用 掩模版进行加工 当时的IC设计 人员同机械和建 筑设计人员类似， 用直尺和坐标纸 工作
SYSTEM
MODULE + GATE CIRCUIT
Vin Vout
G S n +
DEVICE
D n+
39
形成SOI 硅片的基本工艺 (3)
智能剥离技术（smart cut）
解决了如何用键合技术形成薄硅膜SOI材料 可以形成高质量的薄硅膜SOI材料
氧化层
1 硅片-A 硅片-B
2
H+
H+ 注入氢离子 键合 硅片-A
40
3
低温退火；注氢 处微空腔内氢气 发泡；硅片剥离
硅片-A
硅片-B
键合界面
Metal2 3
4
22
CMOS Inverter Layout
GND In VD D A A’
Out (a) Layout
A p-substrate n
+
A’ n p
+
Field Oxide
23
(b) Cross-Section along A-A’
Vdd
金属1 多晶硅 有源区 P阱 接触孔 P+注入
通过高能量、大剂量注氧在硅中形成埋氧化层. O+ 的剂量在1.8×1018cm-2左右；能量~200kev 埋氧化层把原始硅片分成2部分，上面的薄层硅用来 做器件，下面是硅衬底
38
形成SOI 硅片的基本工艺 (2)
键合减薄技术（BE）
把2个生长了氧化层的硅片键合在一起，两个氧化层 通过键合粘在一起成为埋氧化层 其中一个硅片腐蚀抛光减薄成为做器件的薄硅膜，另 一个硅片作为支撑的衬底
36
SOI MOSFET的性能
厚膜器件 tsi>2xdm。背栅对MOSFET性能基本没有影响，和体硅 MOS器件基本相同 薄膜器件 tsi<xdm。在栅电压的作用下可以使顶层硅膜全部耗尽 可以通过减薄硅膜抑制短沟道效应
37
形成SOI 硅片的基本工艺 (1)
注氧隔离技术（SIMOX）
设计实现－－ 版图设计
Vin
Vout
有源区 P 阱 引线孔
Gnd
P + 注入框
版图设计的目的是完成集成电路加工所需的 各个掩模版上的图形的设计 版图设计的主要约束条件是面积，对模拟电 路来说还可能会影响性能甚至功能 由于半导体是精细加工，器件和电路的功能 和性能都依赖于版图图形，加工工艺对版图 设计提出限制条件，以避免可能的加工错误， 这些限制条件就是设计规则
2λ
2λ 2λ 3λ 1λ 5λ
I2
I3
最小间距
对有源区的最小覆盖
2λ
2λ
31
5. 引线孔
C1 C2 最小引线孔面积 最小引线孔间距 2 λ ×2 λ 2λ
C3
C4 C5 C6 M1 M2
有源区或多晶硅对引线孔的最小覆盖
19
Design Rules
设计规则是设计者和 工艺工程师之间的接 口 设计规则保证满足设 计规则的设计加工后 的器件可以达到工艺 的标准性能
20
CMOS Process Layers
在版图设计 工具中，把 每个数据层 规定一个层 名，并用某 个颜色和填 充来区分
Color Layer Well (p,n) Yellow Active Area (n+,p+) Green Select (p+,n+) Green Polysilicon Red Metal1 Blue Metal2 Magenta Contact To Poly Black Contact To DiffusionBlack Via Black
43
多晶硅
n＋ p- n＋ SiO2 Sapphire Si p型注入 n-
pSiO2 Sapphire Si
n-
pSiO2 Sapphire Si
n-
n＋
p- n＋ SiO2 Sapphire Si
p+
n-
p+
n＋
p-
n＋ SiO2 Sapphire Si
p+
n-
p+
44
Gf 硅栅 S B D 硅膜 n＋ pSiO2 Sapphire 硅衬底 n＋
14
根据版图数据制作掩模版
15
集成电路的设计过程
wenku.baidu.com
现代VLSI的设计 过程是一个从抽象 到具体的过程 抽象的目的是提高 设计层级，提高设 计能力 设计的过程就是逐 步对高层级的抽象 设计向低层级的设 计进行映射的过程
Abstraction Conception Validation Implementation
7
寄生晶体管Q1、Q2，寄生电阻Rnw、Rsub 构成等效电路
Q1和Q2交叉耦合形成正反馈回路 电流在Q1和Q2之间循环放大 VDD和GND之间形成极大的电流，电源和地之间锁定在一 个很低的电压(维持电压Vh)
防止闩锁效应 的措施
1. 2. 3. 4. 5. 6.
减小阱区和衬底的寄生电阻 降低寄生双极晶体管的增益 使衬底加反向偏压 加保护环 用外延衬底 采用SOI 工艺
实现三维立体集成。
45
M4
M3
SOI技 术实现 三维立 体集成
M2 M1
VILIC 栅
n+/p+ n+/p+
T2
M2
M1 栅
n+/p+ n+/p+
Via
T1
Bulk Si
46
SOI CMOS反相器结构
n+ p-
n+ p+ SiO 2
硅 衬 底
n-
p+
47
SOI 与体硅CMOS性能比较
48
抑制闩锁效应：
17
集成电路的设计过程
设计的过程就是逐 步对高层级的抽象 设计向低层级的设 计进行映射的过程 版图设计是设计过 程的最后一步，也 称作设计实现
Abstraction Conception Validation Implementation
Fabrication
Detail
18
VDD
铝 多晶硅
集成电路原理与设计
制作工艺：闩锁效应、版图规则和SOI
第二章 集成电路制作工艺
2.1.1 集成电路加工的基本操作 2.1.2 MOS结构和分类 2.2.1 N阱CMOS工艺 2.2.2 深亚微米CMOS工艺 2.3.1 CMOS IC中的寄生效应 2.3.2 CMOS版图设计规则 2.3.3 SOI工艺
4 高温退火 ， 增加键合强度 ， 恢复顶层硅膜中引起的损伤 ；CMP抛光使表面平整
硅片-A
硅片-B
5
形成SOI片 硅片-A SOI 片
41
Smart cut流程
42
基于台面隔离的SOI CMOS基 本工艺流程
nn-Si 1 SiO2 Si 3 注入B p4 n-Si 2 SiO2 Si 5 SiO2 SiO2 Si 光刻胶 注入P pSiO2 SiO2 Si nnSiO2 Si 光刻胶 n-
9
1、减小寄生电阻 2、降低寄生晶体管增益 3、衬底加反向偏压 抑制闩锁效应：
10
4、保护环
Vss Vin Vout VDD
p+ n+
n+
p+
n+
p+
p+ n+ n阱
保护环 p 型衬底
11
Vss
Vin
Vout
VDD
5、外延衬底
p+ n+
n+
p+
n+
p+
p+ n+ n阱
保护环 p 型衬底
1. n阱 W1 W2 最小宽度 最小间距（等电位） （不等电位） 2. 有源区 A1 A2 A3 A4 最小宽度 最小间距 阱内p＋有源区到阱边最小间距 阱外n＋有源区与n阱最小间距 3λ 3λ 5λ 5λ 10λ 6λ 9λ
30
3. 多晶硅
P1
P2 P3 P4 P5 4. 注入框 I1
最小宽度
27 um. poly_not_fet to all_diff minimum spacing = 0.14
版图设计规则的两种 形式
微米规则——直接以微米为单位给出各种图形尺 寸的要求 灵活性大，更能针对实际工艺水平；缺点是通 用性差 λ规则——以λ为单位给出各种图形尺寸的相对值 λ是工艺中能实现的最小尺寸，一般是用套刻 间距作为λ值，或者取栅长的一半为λ 最大优点是通用性强，适合CMOS按比例缩小 的发展规律
SOI CMOS的优越性
1.
Gb
每个器件都被氧化层包围，完全与周围的器件隔离，从根本 上消除了闩锁效应； + 减小了pn结电容和互连线寄生电容 不用做阱，简化工艺，减小面积
n p n+ p+ SiO 2
硅 衬 底
n
p+
2. 3. 4.
极大减小了源、漏区pn结面积，从而减小了pn结泄漏电流
5.
6.
有很好的抗幅照性能；
n+
n+
p+
p+
p-外延层
n阱 p 型衬底
12
6.SOI工艺
n+
p+
n+
p+
n+
p+
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第二章 集成电路制作工艺
2.1.1 集成电路加工的基本操作 2.1.2 MOS结构和分类 2.2.1 N阱CMOS工艺 2.2.2 深亚微米CMOS工艺 2.3.1 CMOS IC中的寄生效应 2.3.2 CMOS版图设计规则 2.3.3 SOI工艺
24
Gnd
金属1 多晶硅 有源区 P阱 接触孔 P+注入
25
(a) 设计的版图
违背版图设计规 则的结果
(b) 加工误差造成器件失效
26
设计规则检查
版图设计过程中可以 利用设计规则检查 （DRC）工具，检查 是否违反设计规则 根据工具的报错信息， 修改版图图形，直到 满足设计要求
34
2.3.2 SOI CMOS基本工艺
SOI结构 SOI工艺 SOI优点
35
SOI CMOS结构
B
n+ p+ n+ p+ n+ p+
Gf 硅栅 S D 硅膜 n＋ pSiO2 Sapphire 硅衬底 n＋
Gb
1. 体区和衬底隔离。体电位是浮空会引起浮体效应。需专门设计 体区的引出端。 2. 衬底相对沟道区也相当于一个MOS结构，因此也把SOI MOSFET 的衬底又叫做背栅, 是五端器件 。
2
铜互连可以减少连线层数
3
CMOS 工艺
4
寄生效应：场区寄生MOS晶体管
防止出现寄生沟道的措施:
足够厚的场氧化层 场区注硼
5
体硅CMOS中的闩锁效应
VSS Vin Vout VDD
6
闩锁效应:等效电路
VDD
Vout Q4 Rw Q1 Vout Q3 Rs
Q2
如果某些干 扰使得Vout 高于Vdd或 者低于Gnd 引起寄生双 极器件Q3 或Q4导通
0.14
0.14 0.14 0.12
通孔1－6
金属2－7 通孔7－8
0.13
0.14 0.36
0.15
0.14 0.34
金属8－9
n+/p+
0.42
0.42
0.44
33
第二章 集成电路制作工艺
2.1.1 集成电路加工的基本操作 2.1.2 MOS结构和分类 2.2.1 N阱CMOS工艺 2.2.2 深亚微米CMOS工艺 2.3.1 CMOS IC中的寄生效应 2.3.2 CMOS版图设计规则 2.3.3 SOI工艺
28
版图设计规则 示意图
P5 A2 A1 n+ A4
P2 C1 C2 C3 P3 I3
C5 M2
n+
A3
P4
M1
三种尺寸限制： 1）各层图形的最小尺寸 2）同一层图形的最小间距 3）不同层图形的套刻间距
C4
n+
W2
P1
C6
n阱
W1
n 阱
阱区
有源区
多晶硅
金属
注入框
29
一个n阱CMOS工艺的λ 设则
n+ p-
n+ p+ SiO 2
硅 衬 底
n-
p+
49
本节总结
闩锁效应及其解决方法 版图设计及设计规则 SOI工艺及特点
50
Representation
21
设计规则规定同层和不同层数 据之间的宽度和间距等要求
Same Potential Well 10 Active 3 2 Select 3 Contact or Via Hole 2 2 Metal1 3 0 or 6 Different Potential 9 Polysilicon 2 3 2
有源区引线孔到多晶硅栅的最小间距 多晶硅引线孔到有源区最小间距 金属或注入框对引线孔的最小覆盖 最小线宽 最小间距
1.5λ
2λ 2λ 1λ 3λ 3λ
32
6. 金属连线
90nm CMOS技术主要版 图设计规则
图形 线宽（um） 间距（um）
有源区
多晶硅 引线孔 金属1
0.12
0.10 0.12 0.12
Fabrication
Detail
16
集成电路的 设计层级
最早的IC设计 根据版图数据加 工掩模版，利用 掩模版进行加工 当时的IC设计 人员同机械和建 筑设计人员类似， 用直尺和坐标纸 工作
SYSTEM
MODULE + GATE CIRCUIT
Vin Vout
G S n +
DEVICE
D n+
39
形成SOI 硅片的基本工艺 (3)
智能剥离技术（smart cut）
解决了如何用键合技术形成薄硅膜SOI材料 可以形成高质量的薄硅膜SOI材料
氧化层
1 硅片-A 硅片-B
2
H+
H+ 注入氢离子 键合 硅片-A
40
3
低温退火；注氢 处微空腔内氢气 发泡；硅片剥离
硅片-A
硅片-B
键合界面
Metal2 3
4
22
CMOS Inverter Layout
GND In VD D A A’
Out (a) Layout
A p-substrate n
+
A’ n p
+
Field Oxide
23
(b) Cross-Section along A-A’
Vdd
金属1 多晶硅 有源区 P阱 接触孔 P+注入
通过高能量、大剂量注氧在硅中形成埋氧化层. O+ 的剂量在1.8×1018cm-2左右；能量~200kev 埋氧化层把原始硅片分成2部分，上面的薄层硅用来 做器件，下面是硅衬底
38
形成SOI 硅片的基本工艺 (2)
键合减薄技术（BE）
把2个生长了氧化层的硅片键合在一起，两个氧化层 通过键合粘在一起成为埋氧化层 其中一个硅片腐蚀抛光减薄成为做器件的薄硅膜，另 一个硅片作为支撑的衬底
36
SOI MOSFET的性能
厚膜器件 tsi>2xdm。背栅对MOSFET性能基本没有影响，和体硅 MOS器件基本相同 薄膜器件 tsi<xdm。在栅电压的作用下可以使顶层硅膜全部耗尽 可以通过减薄硅膜抑制短沟道效应
37
形成SOI 硅片的基本工艺 (1)
注氧隔离技术（SIMOX）
设计实现－－ 版图设计
Vin
Vout
有源区 P 阱 引线孔
Gnd
P + 注入框
版图设计的目的是完成集成电路加工所需的 各个掩模版上的图形的设计 版图设计的主要约束条件是面积，对模拟电 路来说还可能会影响性能甚至功能 由于半导体是精细加工，器件和电路的功能 和性能都依赖于版图图形，加工工艺对版图 设计提出限制条件，以避免可能的加工错误， 这些限制条件就是设计规则