第三章存储系统03

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计算机组成原理第三章存贮系统

03
辅助存贮器
辅助存贮器的类型与特点
01
02
03
磁带
以磁记录方式保存信息，容量大、价格低、速度慢。
磁盘
以磁记录方式保存信息，存取速度较快、容量较大、价格适中。
光盘
以光记录方式保存信息，容量大、价格低、速度较慢。
磁盘存贮器的工作原理与性能指标
工作原理
磁盘存贮器采用磁记录方式，在磁盘表面涂有一层磁性材料，通过磁头在磁盘表面的读写操作来实现信息的存储和读取。
实现方式
虚拟存贮器的实现方式主要有请求分页和请求分段两种。在请求分页方式下，系统将程序的页面按照需要加载到物理内存中，并通过页表来管理页面的映射关系。在请求分段方式下，系统将程序划分为多个逻辑段，每个段对应一个连续的地址空间，并通过段表来管理段的映射关系。
请求分页管理方式下的虚拟存贮器
• 请求分页的基本原理：请求分页是一种基于页面的虚拟存贮器管理方式。它将程序的页面按照需要加载到物理内存中，并通过页表来管理页面的映射关系。当程序需要访问某个页面时，系统会检查该页面是否已经在物理内存中，如果不在，则会产生一个页面请求，将所需的页面从外存中加载到物理内存中。
存储效率
随着数据量的增长，存储效率成为一个重要问题，包括如何提高存储设备的利用率、降低存储成本等。
管理复杂性
随着存贮系统规模的扩大和复杂性的增加，管理复杂性也在不断提高，如何简化管理、提高管理效率是一个重要问题。
未来存贮系统的展望
全闪存阵列随着闪存技术的不断成熟和成本的降低，全闪存阵列将成为未来存贮系统的一个重要发展方向。
智能化存储通过人工智能、机器学习等技术手段，实现存贮系统的智能化管理和优化，提高存储资源的利用率和性能表现。

计算机组成原理第3章_存储系统

3.4高速存储器
• 采取加速CPU和存储器之间有效传输的特殊措施,可以通过下列几种途径实现: • (1)主存储器采用更高速的技术来缩短存储器的读出时间,或加长存储器的字长; • (2)采用并行操作的双端口存储器; • (3)在CPU和主存储器之间插入一个高速缓冲存储器(),以缩短读出时间; • (4)在每个存储器周期中存取几个字;
SRAM
8KB
A0 A12
R/W A0 A10 A11 A12 A13 A14 A15
MREQ
A0 A12
A0 A12
A0 A12
A0 A10
Y0
A
Y1 Y2
B
Y3
C
Y4
Y5 Y6 Y7
74LS138 主存储器组成与CPU的连接图
计算机组成原理
高速存储器
存储器构成：存储元——存储体——存储器
提高：高性能的主存储器EDRAM 闪速存储器
问：奔腾主存的最大物理地址空间为多少？
232×64=4×230×64 =4×230×8×8=32GB
3.3 只读存储器和闪速存储器
1、只读存储器：ROM、光擦可编程只读存储器EPROM、
2、闪速存储器：是一种高密度、非易失性的读/写半导体存储器。
[例3]: 已知CPU的地址总线16根（ A15-A0 ，A0为低位），双向数据总线8根（D7-D0），控制总线中与主存有关的信号有MREQ（允许访存，低电平有效），R/W（高电平为读命令，低电平为写命令）。主存地址空间分配如下：0-8191为系统程序区，由只读存储芯片组成；8192-32767为用户程序区；最后（最大地址）2K地址空间为系统程序工作区。上述地址为十进制，按字节编址。现有如下存储器芯片： EPROM：8K × 8位（控制端仅有CS） SRAM：16K × 1位， 2K × 8位， 4K × 8位， 8K × 8位请从上述芯片中选择适当芯片设计该计算机主存储器，画出主存储器逻辑框图，注意画出选片逻辑（可选用门电路及3：8译码器74LS138）与CPU的连接，说明选哪些存储器芯片，选多少片。

03 存储系统

• 读周期：表示存储片进行两次连续读操作时所必须间隔的时间，它总是大于或等于读出时间。
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随机读写存储器——静态MOS存储器
• 写周期：要实现写操作，必须要求片选信号和写信号都为低。而且在地址变化期间，写信号必须为高（即无效）。
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CPU
计算机存储
系统的层次结构
硬
Cache
件
Memory
软
件、
虚拟存储器
辅存
硬件
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概述——数据存放顺序
1. 存放一个机器字的存储单元，称为字存储单元。相应的单元地址为字地址。
2. 存放一个字节的单元，称为字节单元。相应的地址称为字节地址。
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• 分散式刷新方式
• 把每行存储元件的刷新分散安排在各个读写周期内即把读写周期分为两段，前段表示读写，后段表示刷新时间。
• 例如:对128*128的存储器，假如存储器的读写周期为0.5us，那么刷新的时间也为0.5us，则整个存储系统周期为1us。只需128us就能对全部的存储单元刷新一遍。
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随机读写存储器——静态MOS存储器
• 六管静态MOS存储元是由两个MOS反相器交叉耦合而成的触发器。一个存储元存一位二进制代码，如果一个存储单元为n 位，则需由n个存储元才能组成一个存储单元。
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• 写操作
•
写“1”：在I/O线上输入高电位，在I/O
线上输入低电位，开启T5,T6,T7,T8四个晶体

第三章存储系统ppt课件

“1”：T1截止，T2导通。
Vcc
W
T4 T6 T2
Z
第三章存储系统
计算机组成与结构
3.2.2 半导体存储器存储原理
⑶ 任务
Z：加高电平，T5、T6导通，选中该单元。
写入：在W、W上分别加高、低电平，写1/0。
读出：根据W、W上有无电流，读1/0。
⑷ 坚持
Z：加低电平，只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，∴称静态。
静态单元是非破坏性读出，读出后不需重写。
第三章存储系统
计算机组成与结构
3.2.2 半导体存储器存储原理
⒉ 静态MOS存储芯片举例（Intel 2114）
地址端： A9～A0〔入）
Vcc A7 A8 A9 D0 D1 D2 D3 WE
数据端： D3～D0〔入/出）
= 0 选中芯片片选CS
控制端：
存储系统的层次结构
第三章存储系统
存储器的分类
计算机组成与结构
1. 按存储介质分类
(1) 半导体存储器 TTL 、MOS
易失
(2) 磁表面存储器 (3) 磁芯存储器 (4) 光盘存储器
磁头、载磁体
非硬磁材料、环状元件易
失
激光、磁光材料
第三章存储系统
存储器的分类
计算机组成与结构
2. 按存取方式分类
⑵ 先扩展单元数，再扩展位数。
4片1K×4 2组4K×4
4K×4 4K×8
8片
⒉ 地址分配与片选逻辑
存储器寻址逻辑芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑
为芯片分配哪几位地址，由哪几位地址形成片以寻找片内的存储单元选逻辑，以寻找芯片

计算机组成原理第3章_存储系统PPT课件

存取时间又称存储器访问时间，是指从启动一次存储器操作到完成该操作所经历的时间。具体讲，从一次读操作命令发出到该操作完成，将数据读入数据缓冲寄存器为止所经历的时间，即为存储器存取时间。1s=103ms=106μs=109ns
存储周期是指连续启动两次读操作所需间隔的最小时间。通常，存储周期略大于存取时间，其时间单位为ns(纳秒）。
.
⑶ 字位同时扩展：在字向和位向上同时进行扩展一个的容量假定为 M ×N 位，若使用 l × k 位的芯片（ l < M,
k < N),需要在字向和位向同时进行扩展。此时共需要（ M / l )） × （ N / k ）个存储器芯片。思考题：
1、32K × 16表什么意思?(32K=215,15根地址线,16根数据线) 2、构成 4M× 32存储器需要16K × 8的芯片多少片？（ 16K= 214 , 4M= 222，故需要芯片: (4M/ 16K)*(32/8)=1024, 22根地址线中有22-14=8根用作片选线，14根地址线。）
外存储器：简称外存，它是大容量辅助存储器。目前主要使用磁盘存储器、磁带存储器和光盘存储器。
4、主存储器的技术指标：主存储器的性能指标主要是存储容量、存取时间、存储周期和存储器带宽。
存入一个机器字的存储单元，通常称为字存储单元，相应的单元地址叫字地址。而存入一个字节的单元，称为字节存储单元，相应的地址称为字节地址。
芯片的地址线、数据线、读/写控制线并联，而由片选信号来区分各片地址，故片选信号端连接到片译在码器的输出端。图3.7所示出用16K × 8位的芯片采用字扩展法组成64K × 8位的存储器连接图。图中4个芯片的数据线与数据总线D0-D7相连，地址总线低位地址A0-A13与各芯片的14位地址端相连，两位高位地址A14， A15经译码器和4个选端相连。

存储器系统(课件PPT)

16.02.2021
10 10
半导体存储器
16.02.2021
半导体存储器的分类
随机存储器（RAM）
静态RAM（SRAM）动态RAM（DRAM）
只读存储器（ROM）
掩膜ROM （Mask ROM）
可编程ROM （PROM）
可擦除ROM （EPROM）
电可擦除ROM （EEPROM）
11 11
1、RAM（随机访问存储器）：
静态RAM：集成度低，信息稳定，读写速度快；
动态RAM：集成度高，容量大，缺点是信息存储不稳定，只能保持几个毫秒，为此要不断进行“信息再生”，即进行 “定时刷新”操作；
内存条：由于动态RAM集成度高，价格较便宜，在微机系统中使用的动态RAM组装在一个条状的印刷板上。系统配有动态RAM刷新控制电路，不断对所存信息进行“再生”。
存储器。
3、按存储器在计算机系统中的作用分根据存储器在计算机系统中所起的作用，可分为：主存、辅存、高速缓冲存储器、控制存储器等。
16.02.2021
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磁介质存储器
磁介质存储器：利用磁性材料的磁滞留特性（磁滞回线），实现对0，1信号的存储。
1、磁芯存储器早期的计算机系统使用磁环（磁芯）作为系统的主存储
容量大，速度快，价格低。（矛盾的要求）存储系统的速度接近存取速度最快的存储器，存储容量与
容量最大的存储器相等或接近，单位容量的价格接近最便宜的存储器。设计分层次的存储器系统体系，对用户透明，综合考虑容量、速度、价格，建立合理的存储组合，满足系统对存储器在性能和价格方面的要求。
16.02.2021
汇编语言程序设计
第三章存储器系统

计算机组成原理第3章

*高速缓冲存储器(Cache)：CPU与主存间的缓冲MEM 构成—MOS型半导体、静态RAM
*控制存储器(CM)：CPU内部存放微程序的MEM 构成—MOS型半导体、ROM
*
二、存储器的主要性能指标
容量(S)：能存储的二进制信息总量，常以字节(B)为单位
01
速度(B)：常用带宽、存取时间或存取周期表示存取时间(TA)—指MEM从收到命令到结果输出所需时间；存取周期(TM)—指连续访存的最小间隔时间，TM=TA+T恢复
&
&
11
*
练习1—某SRAM芯片容量为4K位，数据引脚(双向)为8根，地址引脚为多少根？若数据引脚改为32根，地址引脚为多少根？
*芯片相关参数：存储阵列容量—
(2)SAM芯片参数与结构
数据引脚数量— 地址引脚数量—
*
*SRAM芯片结构组织： --以Intel 2114 SRAM芯片为例参数—容量=1K×4位，数据引脚=4根(双向)，地址引脚=10根
…
…
…
存储元
存储元
…
…
…
存储元
存储元
64行×64列
……
存储元
存储元
存储元
存储元
……
13
*
3、SRAM芯片的读写时序
*读周期时序： (存储器对外部信号的时序要求)
tA
tRC
地址
CS
I/O1~4
WE
tOTD
tCO
tCX
数据出
SRAM—CS有效时开始读操作、CS无效时结束读操作
13
*
*写周期时序：
*片选与控制电路：片选—MEM常由多个芯片组成，读/写操作常针对某个芯片

计算机组成原理-第3章_存储系统

存储周期 RW 刷新1 RW 刷新2 …
500ns 500ns
刷新间隔2ms
用在低速系统中
各刷新周期分散安排在存取周期中。
… RW 128 RW
例如上图所示的DRAM有128行，如果刷新周期为 2ms，则每一行必须每隔2ms÷128=62.5us进行一次。
5、存储器控制电路
DRAM刷新需要硬件电路支持，它们集成在一个芯片上，形成DRAM控制器，是CPU和DRAM间的接口电路。
写周期：实现写操作，要求CS和WE同时有效，有效期间地址和数据信号不能变化；为了保证CS和WE变为无效前能把数据可靠的写入，数据必须提前一段时间在数据总线上稳定存在；而在WE变为高电平后再经过一段时间地址信号才允许改变。
*** DRAM存储器
1、DRAM存储元的记忆原理
SRAM存储器的存储元是一个触发器，它具有两个稳定的状态。
外存储器：简称“外存”，大容量辅助存储器；磁表面存储
器或光盘存储器；存放需联机保存但暂时不需要的程序和数据。容量从几十MB到几百GB，甚至更大。存取速度为若干
ms。
其他功能的存储器：如微程序控制器的控存、在显示和印刷输出设备中的字库和数据缓冲存储器。
*** 主存储器的技术指标
主要性能指标：存储容量、存取时间、存储周期和存储器带宽。
地址信息到达时，使T5、T6、T7、T8导通，存储元的信息被送到I/O与I/O线上， I/O与I/O线接上一个差动读出放大器，从其电流方向，可以得出所存信息是“1”或“0”。也可I/O或I/O一端接到外部，看其有无电流通过，得出所存信息。
扩充：存储芯片规格的表示
在很多内存产品介绍文档中，都会用M×W的方式来表示芯片的容量。

第三章存储系统

（2）读出：首先译码选中。
❖原来存放的“0”或“1”以不同电位值传到I/O线上。读完成后和写一样进入保持状态。
二、SRAM存储器基本组成
地址线地址译码驱动
存储体阵列
❖
数据线 I/O电路及控制电路
控制信号
1、存储体阵列：见下图，注意其中几个常用概念——（1）记忆元件（存储元）（2）存储单元（3）字线（4）位线（5）存储芯片规格。
储单元由一条字线驱动。也叫单译码结构。例中用此方案共需字线条数为：
❖ 1024条
❖ 二维地址译码方案：从CPU来的地址线分成两部分，分别进入X（横向）地址译码器和Y （纵向）地址译码器，由二者同时有效的字线交叉选中一个存储单元。
❖ 例中将1K X 4 RAM 的10条地址线中6条（A0~A5）用在横向，4条（A6~A9）用在纵向，则共产生字线条数为：
三、小结—— 多层次存储系统设计得当的话，会使用户
感到拥有了Cache的速度、辅存的容量；而且，无论Cache是虚存对应用程序员都是透明的；
Cache更是对各级程序员透明。
3.2 随机读写存储器RAM
3.2.1 SRAM存储器
一、SRAM的基本存储单元
❖ 又叫记忆元件、存储元，指存放一个二进制位（0/1）的电路。对 SRAM而言，电路为触发器结构
❖ 64+16=80条
❖ 1K X 4 位RAM 二维地址译码的图示：
1K X 4 位RAM 二维地址译码示意图
A0 0
A1 X
A2 A3
地址译
0/1
A4 码
A5 器 63
0
Y地址译码器
A6
A7
A8
I/O I/O I/O I/O

计算机组成原理_第三章

第三章存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器集成度高体积小价格便宜易维护速度快容量大体积大速度慢比半导体容量大数据不易丢失按照存储介质分类磁表面存储器激光存储器随机存储器主要为高速缓冲存储器和主存储器存取时间与存储元的物理位置无关 (RAM)按照存取方式分类串行访问存储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关顺序存取器磁带直接存储器磁盘只能读不能写掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写可擦除可编程ROM EPROM :易失性半导体读/写存储器按照可保存性分类存储器非易失性存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照作用分类辅助存储器缓冲存储器控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲存储器主存主机外存1 高速缓冲存储器 2 主存 3 外存CPU 寄存器3.2主存储器3.2.1 主存储器的技术指标1 存储容量字存储单元字节存储单元 2 存取时间字地址字节地址访问写操作/读操作从存储器接收到访问命令后到从存储器读出/写入所需的时间用TA表示取决于介质的物理特性和访问类型 3 存取周期完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间有时还需要重写3.2.2 主存储器的基本结构地址译码器地址 CPUn位2n位存储体主存 m位数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工艺速度很快功耗大容量小 PMOS 功耗小容量大电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式动态MOS 静态存储器SRAM 双极型静态MOS型双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储信息原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线选择存储单元 T7 WY地址译码线 X地址译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通选中该单元T5T6 BWW写入在W W上分别读出根据W W上有加高低电平写1/0 无电流读1/04保持XY 加低电平只要电源正常保证向导通管提供电流便能维持一管导通另一管截止的状态不变称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容根数与单元数据位数相同 9地址线选择芯片内部一个存储单元根数由存储器容量决定7数据线CS片选线选择存储器芯片当CS信号无效其他信号线不起作用 R/W(OE/WE)读写允许线打开数据通道决定数据的传送方向和传送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端数据端A9 A0 入 D3 D0 入/出片选CS = 0 选中芯片控制端 = 1 未选中芯片写使能WE = 0 写 = 1 读电源地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面每面1K 1位每面矩阵排成64行 16列 64 16 64 16 6 行位行译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两级译码一级地址译码选择字线位线二级一根字线和一组位线交叉选择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码以节省内部引线和驱动器如 1K容量存储器有10根地址线单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和驱动器总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通选中该单元Z写入在W W上分别加高低电平写1/0 读出 W W先预充电至高电平断开充电回路再根据W W上有无电流读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平需定期向电容补充电荷动态刷新称动态四管单元是非破坏性读出读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷电平V0 低 “1” C有电荷电平V1 高3工作写入 Z加高电平 T导通读出 W先预充电断开充电回路 Z加高电平 T导通根据W线电位的变化读1/0 4 保持 Z 加低电平单管单元是破坏性读出读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入分时复用提供16位地址数据端 Di 入 Do 出 = 0 写写使能WE 高8位地址 = 1 读控制端行地址选通RAS =0时A7—A0为行地址片选列地址选通CAS =0时A7—A0为列地址电源地线低8位地址 1脚未用或在新型号中用于片内自动刷新地址端动态存储器的刷新1.刷新定义和原因定期向电容补充电荷刷新动态存储器依靠电容电荷存储信息平时无电源供电时间一长电容电荷会泄放需定期向电容补充电荷以保持信息不变注意刷新与重写的区别破坏性读出后重写以恢复原来的信息非破坏性读出的动态M 需补充电荷以保持原来的信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新片内按行刷新刷新一行所用的时间刷新周期存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新刷新 2ms 死区用在实时要求不高的场合2分散刷新用在低速系统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新各刷新周期分散安排在2ms内每隔一段时间刷新一行每隔15.6微秒提一次刷新请求刷新一行 2毫秒内刷新完所有 15.6 微秒行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒刷新请求刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地址译 1 码驱动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程存储单元电路由熔丝相连当加入写脉冲某些存储单元熔丝熔断信息永久写入不可再次改写3.EPROM 可擦除PROM用户可以多次编程编程加写脉冲后某些存储单元的PN结表面形成浮动栅阻挡通路实现信息写入用紫外线照射可驱散浮动栅原有信息全部擦除便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除可在线擦除信息又能失电保存信息具备RAM ROM的优点但写入时间较长 .NOVRAM 不挥发随机存取存储器实时性好可以组成固态大容量存储装置 Flash Memor 闪存集成度和价格接近EPROM,按块进行擦除比普通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统要求扩充后的存储器系统引出线符合微型计算机机的总线结构要求一.扩充存储器位数例1用2K 1位存储器芯片组成 2K 8位存储器系统例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线的一般连接方法和存储器读写时序 1.数据总线与地址总线为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机地址输出数据有效采样数据R/ W 存储器nR/W2.微型机复用总线结构数据与地址分时共用一组总线AD0nD0Di Qi G 地址锁存器nA0nALE R/W 单片机R/W 存储器ALE锁存地址数据有效采样数据地址输出存锁址地AD0n地址输出数据有效采样数据R/W半导体存储器逻辑设计需解决芯片的选用地址分配与片选逻辑信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储器地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑由哪几位地址形成芯片选择逻辑以便寻找芯片为芯片分配哪几位地址以便寻找片内的存储单元存储空间分配4KB存储器在16位地址空间 64KB 中占据任意连续区间芯片地址任意值片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址寻址 A11— A0低位地址分配给芯片高位地址形成片选逻辑芯片芯片地址片选信号片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器按字节编址其中 0000H 07FFH为ROM区选用EPROM芯片 2KB/片 0800H 13FFH为RAM区选用RAM芯片 2KB/片和1KB/片地址总线A1 A0 低给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑存储空间分配先安排大容量芯片放地址低端再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻址低位地址分配给芯片高位地址形成片选逻辑芯片芯片地址片选信号片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。

计算机系统结构课件：第三章存储系统

Computer Architecture
第三章存储系统
缺点：由于程序局部性的原理，近期所用到的指令和数据往往都集中在一个体内，就会出现并行访问冲突，只有一个存储模块在不停地忙碌，其他空闲。只有当指令跨越两个存储模块时，才并行工作。
优点：扩大存储容量非常方便。如果在多任务或多用户的应用状态下，可以将不同的任务分别存放在不同的体内，减少了访问冲突，发挥了并行访问的优点。
计算机系统结构
Computer Architecture
组相联地址映像
组0 组1
块0
块b－1 块b
块2b－1
组C/B－1
Cache
第三章存储系统
块0
块b－1
组0
块b
区0
块2b－1
组1
组C/B－1
组C/B(Me－1) 组C/BMe－C/B+1 区Me－1
组C/BMe－1
计算机系统结构
Computer Architecture
高速缓冲存储器：存在于主存与CPU之间的一级存储器，由静态存储芯
片(SRAM)组成，容量比较小但速度比主存高很多，接近于CPU的速度。
Cache 的功能：存放那些近期需要运行的指令与数据。
目
的：提高CPU对存储器的访问速度。
计算机系统结构
Computer Architecture
第三章存储系统
存储器管理部件
主存与cache地址的映像和转换替换方法
CPU
MMU
D或 I
Cache
D或 I
MS
(主存)
CPU与Cache、主存的关系
计算机系统结构
Computer Architecture

三章节存储系统-PPT文档资料

等效速度 S p M 2速度

M
时间
2
等效时间

T2 T

T2
H T1 (1 H ) T2

1
(1 H ) H / r
增加中间层对e的影响
例：有一个109字节的程序被装入右图所示的M3准备运行。假定指令字长=1字节，程序中无转移指令和内存读/写指令。
(1)按图(a)求T和e
4.存储系统性能参数
容量S 平均位价格C 访问周期T（存取周期、存储周期、存取时间）
M1 （S1，T1，C1）
C1 > C2 T1 < T2 S1 < S2
M2 （S2，T2，C2）
容量S≈S2
存储系统的编址要求：尽可能大的地址空间，而且可随机访问。存储系统的编址空间实现： 1) 以M2地址空间作为存储系统编址空间，如Cache存储系统。 2) 另外设计一个虚拟编址空间，如虚拟存储系统。
e T 1
T 1
1 f(H ,T 2 )
TH T 1 (1 H )T 2 H (1 H )T 2
T 1
T 1
提高存储系统速度条件：
提高命中率H
两个存储器的速度不要相差太大
e T1 T

T1
H T 1 (1 H ) T 2

1
H (1 H ) r
由多个存储体构成的并行存储器中，各个存储体都有独立的地址译码器和数据缓冲器，它们可以并行工作，使得一个Tm周期内可完成多次访问，相当于加速了多倍。最好情况下一个Tm周期内可完成n次访问。
当前Tm周期中只要发现有一个新的访问地址与前面地址属于同一个存储体，该地址及其后面的地址就会被阻塞（称为访存冲突）,留到下一个Tm周期访问。