基于FPGA的数字存储示波器
基于FPGA的交错采样数字存储示波器设计
Ｄｅ ｉ ｎ ｏ ｎｔ ｒ ｅ ｖ ｄ ｓ ｍ ｐ ｉ ｉ ｉａ ｔ ｒ ｇ ｓｇ ｆ ｉ ｅ ｌ ａ ｅ ａ ｌｎｇ ｄ ｇ ｔ ｌｓ ｏ ａ ｅ ｏ ｃ ｌｏ ｃ ｐｅ ｂ ｓ ｄ ｏ ｓ ｉｌ ｓ ｏ ａ ｅ ｎ ＦＰＧＡ
Ｈｕ ｎ ｎ Ｌ ｉ ｉ ａ ｇＸｉ ｅ ａ Ｊ
采 样 可 较好 地 提 高 实 时 采 样 速 度 ， 统 具 有 较 高 性 能 指 标 ， 自制 通 用 示 波 器 及 其 应 用 方 面 有 较 好 的 参 考 价 值 。 系 在
关键 词 ：交 错 采 样 ； 储 示 波 器 ； 时 采 样 存 实
中图 分 类 号 ：Ｔ ３ ． ７ Ｍ９ ５ ３ 文献 标 识 码 ： Ａ
０ 引
言
Ｉ 硬 件 总 体 结 构
系统 主要 由模 拟 信号 调 理 电路 、 Ｃ数 据 采 集 模பைடு நூலகம்块 、 ＡＤ
Ｆ ＧＡ、 片 机 和 人 机 接 口模 块 等 组 成 ， 统 原 理 框 图 如 图 Ｐ 单 系
随着 电子技术 的迅 速发 展 ， 数字 存储示 波器 【 （ ｉｉ ｌ １ ｄｇｔ ａ
（ ｃ ｏ ｌｏ ｌｃｒ ｎｉ Ｅｎ ｉｅ ｒｎ Ｓ ｈ ｏ ｆＥ ｅｔｏ ｃ ｇｎ ｅｉｇ，Ｇｕｌ ｉｎ Ｕｎｉｅｓｔ ｆＥｌｃｒ ｎｃＴｅ ｈ ｏｏ ｙ，Ｇｕｌ ４ ０ ４ ｉ ｖ ｒ ｉ ｏ ｅｔｏ ｉ ｃ ｎ ｌｇ ｙ ｉｎ ５ １ ０ ） ｉ
基于FPGA和单片机的数字存储示波器
基于FPGA和单片机的数字存储示波器摘要：随着时代的发展，示波器作为电子行业中一种常用的测试工具，在电子技术工作中起着不可替代的作用。
目前新的技术应用越来越多，用户的测试需求不断变化，然而市面上的数字存储示波器大多价格昂贵、体型庞大，很难携带或者安放，对于一些只进行简单测量不太实用。
数字存储示波器是20世纪70年代，发展起来的一种新型示波器。
今后市场的发展让示波器需要面对更多的应用，数字示波器功能集成趋势明显，与此同时，除了追求强大的功能以外，外观精美、款式小巧，便于携带也成为一个发展趋势。
本次设计利用单片机、FPGA和AD设计一款大众化的数字滤波器，成本低、体积小、便于携带、使用方便，能够完成基本的测试，如：存储并显示波形，测量信号的频率、幅度等。
1 方案论证与比较1.1 方案一：DSP+FPGA开发起来比较灵活，升级也较为容易，通用性较强。
同时利用了DSP运算速度来提高整个系统的算法效率；同时采用这种架构开发起来相对比较简单，因为它结合了FPGA 和DSP两者的优点。
所以它适合于实时信号处理。
在实时信号处理的过程中，对DSP的速度要求高，这样能同时使得整个系统既有其高速的处理速度，同时也不失其灵活性。
但是DSP在和与外围电路接口的时候，比如说LCD显示器和键盘电路进行通信的时候，因为DSP速度非常快。
而LCD和键盘的速度都很慢，DSP的优势没有得到利用。
1.2 方案二：利用超大规模可编程器件FPGA来控制高速A／D转换器和RAM实现高速数据采集，并且用它来进行数据的存储与处理。
由于超大规模可编程器件是全硬件的，所以速度快，稳定性好，利用较少的外围器件就可以实现复杂的逻辑和时序控制功能，是较为理想的方案。
这种方案实际上是一种片上系统(System On Chip)，即用单个芯片完成所有的控制与数据处理，并且还是全硬件的。
但是该方案实现起来非常困难，并且成本非常高，所以没有采用这种方案。
1.3 方案三：该方案采用FPGA和MSP430单片机来实现。
基于FPGA的简易数字存储示波器
基于Ｆ Ｇ Ｐ Ａ的简易数字存储示渡器
Ｒ４
０
［—ｃ＝
＿ ＝ Ａ ＧｌｑＤ ＇
图 ２电源 模 块 电路
于输 出电流不大 ， 以在外部接 口还加 了一个 Ｎ Ｎ三极 所 Ｐ 管， 具有扩流的作用 ， 放大系数视具体三极管的放大系数
可少 的， 因此键盘的设计也非常重要 。如图 ４ 所示 ， 按键 在没有按下时一直是低电平 ， 当按键按下 时为高 电平 ， 同 时在下拉 电阻的两端并联了一个小 电容 ，可以吸收一部 分 因按键抖动 引起 的脉冲 ，以此来 改善按 键 的输 出波 形图 程序在检测是否有按键按下时 ， 。 需要判断相关的 Ｉ ／ Ｏ 口是否为高电平 。本系统一共使用 了四个按键 ， ５用于 Ｋ 整个 系统的复位 ， ４ Ｋ 用于 串口的打开 ， ３用于串 口的关 Ｋ 闭， 使用 Ｋ ，３ 以有效地控制数据发送顺序 ， ２ 可 Ｋ 以致在上 位机上可 以得到有序 的正确 的数据。Ｋ 用 于调试使用 ， ２
在上位机调试时 ， 最重要 的是顺序的处理数据 ， 因为
不 同的数据在转化 时会乘 以不同的权 ，所 以如果数据顺
序不正确 ， 将得不到预期的效果。当输入一个方波时 ， 现
象如 图 ７ 示 。 所
［ 刘皖， ４ ］ 何道君’ 谭明． Ｇ Ｆ Ａ设计与应用［ ］ Ｐ Ｍ． 北京： 清华大学
传统模拟示波器相 比 ， 不仅具有体 积小 ， 功耗低 ， 使用方 便等优点 ， 而且还具有强大的信号实时处理分析功能 。 本
系统能够对外部 的直流信号准确地显示 ，对外部的交流 信号 ， 则视其 频率 的大小 ， 有不同 的效果 ， 常频率在 会 通 ５ｋ ０ 之内的信号 ， 系统可以准确显示其波形 。 本
基于FPGA的数字存储示波器
关键词 ： 字存储 示 波器 ； Ｐ Ａ； 效采样 数 ＦＧ 等
中图分 类 号 ： Ｍ ３ ． ２ Ｔ ９ ５ ３
０ 引
言
１Ｉ 时 便 低 于 １ＭＨ 。同 时 ， Ｓ Ｘ ｚ 由于 Ａ ９５ Ｄ ８ １的频率 控制 字 为 ３ ２位 ， 进 可轻 松 达 到 ５ｎ ， 过 累加 ｎ △步 ｓ通 值 ， 可 得到 ２０×１。 便 ０ ０ 次采样／ ｓ的等效采样 率 。 方案 ３ Ｆ Ｇ （ ：Ｐ Ａ 现场 可编 程 门 阵列 ） 内部 倍频 。通 过 ＦＧ Ｐ Ａ内部锁 相环对 ２ ｚ ０ＭＨ 信号 进行 十倍频 ， 得到 ２０ＭＨ 时钟信 号 ， ０ ｚ 从而 获得 分辨 率 为 ２０×１。次采 ０ ０ 样／ ｓ的步进 时延 ， 过 每 次 信 号 触 发延 进 行 判 断 ， 通 在其后 ＋ｎ ｔ Ａ 进行 采 样 ， 累加 ， 可 完 成 等效 时 ｎ值 便
方法。
１ 总体方案 比较与选择
方案 １阶梯 波 比较 触 发 。 根 据 被测 信 号 频 率 产 ： 生 分频 锯齿 波 信 号 ， 于 同被 测 信 号 比较 ， 生 脉 用 产 冲 序 列 ， 序 提 取 部 分 脉 冲作 为 信 号 采 样 保 持 以 及 顺 Ａ Ｄ转换 时钟 ， ／ 达到 对 原始 信 号进 行 恢 复 的 目的 。如 图 １所示 ， 序 产生 步进延 迟 。 顺
方 案 １实现 相对容 易 ， 是 由于步 进时 延不恒 定 ， 但 即 ｔ ｔ 可 能 保 持 线 性 关 系 ， 波 形 恢 复 的过 程 与 不 在
中 ， 带 来 波 形 失 真 。 方 案 ２很 巧 妙 地 采 用 高 精 度 会
测、 只读 测量 与 比较 测量 、 自动 测量 等多 种测 量技 术和
基于FPGA的嵌入式数字存储示波器
第九届电子设计竞赛论文所在院系：电控学院题目：基于FPGA嵌入式的双通道数字存储示波器作者：朱俊兰方威夏俊伟指导老师：柴钰二○一一年五月基于FPGA嵌入式的双通道数字存储示波器摘要：本设计是以FPGA为核心，结合衰减电路、程控放大电路、ADC采样、整形测频电路以及VGA显示模块实现了双通道数字存储示波器的设计。
用户可以获取当前输入波形的峰峰值、频率等信息，另外用户可以对波形实现存储和回显功能。
双通道的设计使得用户可以同时观察和对比两路波形，设计时充分利用了FPGA的高速数据处理能力，嵌入了诸多IP 软核组成SOPC系统，尤其是NiosII软核的嵌入，使得在一块FPGA上完成了数据采集、存储、处理、显示等所有功能，使得系统更为简洁、稳定。
关键词：FPGA NiosII SOPC VGA ADS830E1、引言数字存储示波器（Digital Storage Oscilloscopes，简称DSO)是随着数字模拟电路技术和数字处理技术（尤其是微型计算机的发展）的发展而日益强大的一种具有存储波形功能的示波器。
和传统示波器相比，数字示波器具有体积轻巧功耗低、使用方便且波形可存储，对波形可以进行复杂数学分析等优点。
在诸多领域中，数字示波器已经完全取代模拟示波器，但是在国内，数字示波器的市场一直为外国厂商（安捷伦、泰克等）虽占据，而且价格不菲，这样，对于像我们学生这样的消费者根本无法支付，那么，本文就基于此，研究探讨了一种基于FPGA的DIY示波器的方案。
经过我们的不断测试，在低端场合，这样一款数字示波器完全合乎需求。
2、方案设计2.1总体方案描述系统的组成框图如图2.1所示，包括输入信号耦合选择、双路程控衰减放大、数据采集存储、数据处理、数据显示等部分。
信号分别从通道1、通道2输入，送入程控放大（衰减）电路进行放大（衰减），再对被放大（衰减）的信号进行电平调整后，送入高速ADC 对信号进行采样，FPGA则用于完成系统高速采样信号的存储及分频，并将波形显示在显示模块上。
基于FPGA的数字存储示波器对外围芯片的控制设计
基于FPGA的数字存储示波器对外围芯片的控制设计
数字存储作为测试技术的重要工具，被广泛应用于各个领域，并逐步取代传统模拟示波器。
其采样数据是波形运算和分析的基础，挺直影响到囫囵数字存储示波器的精确性。
从这点出来，提出采纳现场可编程规律器件( ) 作为数字存储示波器采样控制系统的核心，从芯片间有效帮助的角度，基于FPGA 设计接口通信控制模块和外围芯片驱动功能模块，以FPGA 为核心有效地组织其它芯片，共同完成数字存储示波器数据采样过程，确保数据按需求采样，有效地提高数字存储示波器的采样效率和数据的牢靠性。
1 数字存储示波器的总体设计计划
数字存储示波采纳双处理器( ARM + FPGA) 的系统设计计划，ARM 内嵌WINCE 操作系统，囫囵采样系统主要在FPGA 里完成，从功能的角度分成采样信息处理子系统与采样控制子系统，本文着重介绍采样控制子系统的驱动部分，由ARM 接口控制模块与芯片驱动模块组成。
1 所示: 图1 数字存储示波器总体功能模块图
2 系统驱动模块设计
2. 1 ARM 接口通信控制模块设计
ARM 接口通信控制模块为主要的控制模块，2 所示。
图2 ARM 接口通信控制部分功能模块图
加入这个模块而不挺直链接两个芯片有以下两点缘由:
1) ARM 作为主控芯片的控制模块，引脚数量有限。
假如ARM 接口挺直与FPGA 接口相连，会占用ARM 过多的接口。
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基于FPGA的数字示波器设计
测频部分
频率测量部分可设计硬件电路产生一个周期的触发 信号，利用FPGA采集触发信号的上升沿，实现频率的 测量，但是设计硬件电路需要考虑带宽，增加了成本，
加大了硬件设计得难度。 因此我们选择软件触发的方式，在程序内部设置一 个值，送入RAM的前后两个数据的值和内部设置的值相 比较，一旦满足前一个值小于触发值，而后一个值大于 触发值，则产生触发信号，程序通过记录触发值的上升
电压衰减电路
多路复用器（MCP506）操作简单，器件对信号的衰减 小，对电路引入的噪声小，允许通过的信号频带宽能够满
足本系统设计的需要
电压跟随电路
采用运算放大器构成电压跟随电路，采用AD8021。 AD8021是一款低噪声，高速放大器。
程控放大器
可控增益放大器（AD603），加在其梯型网络输入端的 信号经衰减后，由固定增益放大器输出，衰减量是由加在
大连民族学院毕业 设计
基于FPGA的数字示波器设计
指导老师：董玉华 答辩人：通信工程093班 王佳鑫
Agenda
• 设计背景 • 系统设计 • 硬件电路 • FPGA内部逻辑实现 • 软件设计
Background
示波器是一种用途十分广泛的电子测量仪，是工程师设 计、调试产品的好帮手。利用示波器能观察各种不同信号幅 度随时间变化的波形曲线，还可以用它测试各种不同的电量， 如电压、电流、频率、相位差、调幅度等等。
但随着计算机、半导体和通信技术的发展，电路系统的 信号时钟速度越来越快，信号上升时间也越来越短，导致因 底层模拟信号完整性问题引发的数字错误日益突出。数字示 波器因具有波形触发、存储、显示、测量、波形数据分析处 理等独特优点，其使用日益普及。
System Design
本次设计的是一款数字式示波器，该示波器具 有测频，测幅值，测峰峰值并且能够通过VGA接口
基于FPGA的数字存储示波器设计
基于FPGA的数字存储示波器设计耿新力;王中训【期刊名称】《电视技术》【年(卷),期】2013(37)9【摘要】An optimized method of data collection is proposed to complete the digital storage oscilloscope,which is supported by FPGA as its controller platform and the necessary peripheral circuits.The system uses FPGA high-speed digital signal processing and embedded of many modular circuits and soft-core characteristics,reducing the cost and difficulty of development.The combination of the basic principles of digital storage oscilloscope and signal source with new data acquisition and processing method and the optimization at analog signal preprocessing,data multi-faceted storage,trigger mode,and equal precision frequency measurement.After testing,the system has excellent performance,and all this provides new ideas for the development of new simple digital storage oscilloscope.%提出一个经过优化的数据采集方法,辅以FPGA(Field-Programmable Gate Array)主控制器和必备的外围电路完成了基于FPGA的数字存储示波器的设计.系统最大限度地利用了FPGA的高速数字信号处理能力以及众多硬核和软核内嵌的特性,降低了成本和开发难度.将数字存储示波器及信号源的基本原理和经过优化的数据采集方法相结合,分别在模拟信号预处理、数据多方位存储、触发方式、等精度测频等环节进行创新性优化,经测试,系统性能良好,各项指标均能较好满足要求,为新型简易数字存储示波器的发展提出了新思路.【总页数】4页(P218-221)【作者】耿新力;王中训【作者单位】烟台大学光电信息科学技术学院,山东烟台264005;烟台大学光电信息科学技术学院,山东烟台264005【正文语种】中文【中图分类】TN948【相关文献】1.基于FPGA和单片机的简易数字存储示波器设计 [J], 谭本军2.基于 FPGA 的数字存储示波器对外围芯片的控制设计 [J], 林盛鑫;钟惠球;黄丁香3.基于FPGA的虚拟简易数字存储示波器设计 [J], 雷贵;胡福云4.基于FPGA的手持式数字存储示波器显示驱动设计 [J], 石明江;张禾;河道清5.基于FPGA的数字存储示波器设计 [J], 苏建加;廖聪裕;鲁锦涛因版权原因，仅展示原文概要，查看原文内容请购买。
基于FPGA的数字示波器
论文题目：基于FPGA的数字示波器1.摘要 (3)2.原理 (3)3.系统方案对比及分析 (4)3.1.以FPGA来实现整个系统 (4)3.2.采用DSP与FPGA来实现整个系统 (4)3.3.采用FPGA与单片机来实现整个系统 (4)4.系统设计方案 (4)5.系统框图 (5)6.系统技术指标 (6)7.AD模块简介 (6)8.频率测量模块及方案比较 (6)8.1.测周期法 (6)8.2.测频率法 (7)8.3.方法选择及使用 (7)8.4.Verilog设计结构 (8)9.数据处理模块 (9)10.FIFO存储模块 (9)10.1.FIFO_1 (9)10.2.FIFO_2 (9)11.Nios II软核模块 (10)12.VGA显示 (10)13.系统软件构架设计 (11)13. Nios II软件实现 (13)14.1.DMA传输 (13)14.2.1.PIO中断 (14)14.系统的测试和分析 (15)15.总结 (22)16.参考文献 (23)1.摘要随着信息技术的发展，对信号的测量技术要求越来越高，示波器的使用越来越广泛。
数字示波器是模拟示波器技术、数字化测量技术、计算机技术的综合产物，他主要以微处理器、数字存储器、A/D转换器和D/A转换器为核心，输入信号首先经A/D转换器转换成数字信号，然后存储在RAM中，需要时再将RAM中的内容读出，经D/A转换器恢复为模拟信号显示在示波器上，或者通过接口与计算机相连对存储的信号作进一步处理，这样可大大改进显示特性，增强功能，便于控制和智能化。
这种数字示波器中看到的波形是由采集到的数据经过重构后得到的波形，而不是加到输入端上信号的波形。
设计提出一个经过优化的数据采集方法，辅以FPGA为主控制器和必备的外围电路完成了基于FPGA的数字存储示波器的设计。
系统最大限度地利用了FPGA的高速数字信号处理能力以及众多硬核和软核内嵌的特性，降低了成本和开发难度，且性能优良。
基于FPGA的数字存储示波器
基于FPGA 的数字存储示波器周金刚1,左 超2,崔长生2(1.华中科技大学电气学院,湖北省武汉市430074;2.华中科技大学电子系,湖北省武汉市430074)摘 要:数字示波器由程控放大电路、采样保持电路、高速数据采集、示波显示调理4个模块组成。
系统以FPGA (现场可编程门阵列)为控制核心,FPGA 内嵌RAM 存储波形数据,终端采用X 、Y 轴方式显示,低频段实现了106次采样/s 实时采样,高频段实现了200MH z 等效采样,等效采样时钟由FPGA 内置锁相环时钟分频得到,分频算法经优化具有极高的精度,被测波形频谱覆盖了20H z~10MH z ,波形显示无明显失真。
关键词:数字存储示波器;FPGA;等效采样中图分类号:TM 935.32收稿日期:2007-10-08;修回日期:2007-11-30。
0 引 言按照对测量信号的处理方式,示波器可分为模拟式和数字式两种类型;按照示波器能够同时显示的信号的数目,示波器可分为单踪(通道)和双踪(通道)两种类型。
模拟和数字示波器各有不同的特点,原理相同。
数字示波器采用数字技术和计算机技术,功能强大,已经成为时域、频域、复频域的未知信号波形及参数测量的重要工具。
现在的数字示波器基本都具有了波形观察、数字测量、模拟测量、脉冲测试,双时基观测、只读测量与比较测量、自动测量等多种测量技术和方法。
1 总体方案比较与选择方案1:阶梯波比较触发。
根据被测信号频率产生M 分频锯齿波信号,用于同被测信号比较,产生脉冲序列,顺序提取部分脉冲作为信号采样保持以及A /D 转换时钟,达到对原始信号进行恢复的目的。
如图1所示,顺序产生步进延迟。
图1 阶梯波比较采样方案2:DDS(直接数字频率合成器)芯片高精度相位控制。
利用DDS 芯片AD9851高精度频率控制字,可产生频率不高、但步进延迟精度很高的采样信号。
设采样频率为f ou t =1/T +n t ,当所取T 值大于1 s 时,f ou t 便低于1MH z 。
基于ARM和FPGA的数字存储示波器
基于ARM和FPGA的数字存储示波器
作品内容简介：本作品是基于ARM和FPGA的数字存储示波器，顾名思义，是以ARM 和FPGA作为主要的处理及功能芯片。
高性价比的ARM主要用来处理数据、显示波形及响应使用者的操作，起控制作用，为整个示波器的核心芯片。
FPGA的主要作用是使用其高速及可以较容易的编译复杂的逻辑电路，从而极大的减少一些外围电路并提高了电路的性能。
充分的利用开发板上的器件如LCD、键盘、SDRAM、USB等设备来实现一个高效的、精确的、多操作的数字存储示波器，并能存储上一次的操作并通过鼠标来控制操作。
初步方案：
系统软件：数字存储以及显示系统需要完成大量的任务，而主办方提供的Linux系统是多进程系统，功能强大，故设计中采用了Linux的进程管理技术。
进程执行操作系统的任务，包括处理程序的指令和数据，程序计数器及一些临时数据的堆栈，进程是系统的最小调度单位。
预计性能指标及主要创新点：
性能指标：
采样率：50MHz
输入灵敏度：10mV-5V/div
输出带宽：10MHz
时基范围：20ns/div-20s/div(共分19个量程，5倍增)
显示模式：实时，存储/调出
创新点：比起现在市面上的DSP+FPGA的结构，嵌入式数字示波器可看做一种低成本、较低指标、可作为模块使用的嵌入式智能终端。
充分应用嵌入式强大的多任务处
理能力，我们在此基础上增加了一些功能，比如鼠标操作、设置存储等功能，界面更加人性化。
而且用于逻辑电路的FPGA不用太高端，加上性价比高的ARM处理器，故整个系统的成本不高。
基于FPGA技术的数字存储示波器设计
第1章前言 (1)1.1数字存储示波器的发展概况 (2)1.2本文所做的研究工作 (2)2.1示波器的工作原理 (5)2.1.1模拟示波器的基本工作原理 (5)2.2数字(存储)示波器的工作原理 (6)第3章DSP处理器和FPGA的开发过程简介 (8)3.1 DSP处理器的开发过程和应用 (9)3.2 FPGA的开发过程与应用 (11)第4章整体设计方案 (14)4.1系统整体设计流程图 (14)4.2整个系统的性能指标 (15)4.3系统的实现方案 (16)4.4元器件的选择 (19)第5章整个系统硬件设计 (20)5.1前端数据采集部分硬件电路设计 (22)5.2 FPGA外围电路的设计和内部逻辑电路设计 (28)5.3 DSP部分的硬件设计 (40)第6章系统软件设计 (48)6.1 系统初始化 (48)6.2 数据处理的相关算法 (57)6.3波形显示程序 (60)参考文献 (66)摘要数字存储示波器在仪器仪表领域中占有重要的地位，应用范围相当广泛，所以对示波器的研制有重要的理论和实际意义。
本文针对数字存储示波器的设计进行了深入的研究，旨在研制出100MHz带宽的数字存储示波器。
从各个方面考虑，选用了DSP、FPGA和单片机的方案来设计整个系统。
整个系统采用单通道的方式。
信号进来首先经过前端的调节电路把信号电压调整到AD的输入电压范围之内，这里调节电路主要是由信号衰减电路和信号放大电路所组成。
调节后的信号再送到AD变换电路里面完成信号的数字化。
然后把AD转换后的数据送到FPGA中，并把数据保存到FPGA中的FIFO中，FPGA中的电路主要包括有FIFO、触发系统、峰值检测、时基电路等。
由于本文采用FPGA，使得数字存储示波器的设计比较灵活，容易升级。
可以根据自己的需要进行相关的改进，例如对外围电路做进一步地扩展。
关键词：DSP；FPGA；LCD；单片机；数字存储示波器ABSTRACTDigital storage oscilloscopes play an important role in the field of instrumentation，it has a wide range of applications，the development of the oscilloscope has a very important theoretical and practical significance．In this paper, we have do a lot of work to the design of digltal storage oscilloscope．The goal is aimed at the development of the repeat 100MHz bandwidth digital storage oscilloscope．Considereing from various aspects，we select DSP,FPGA and microcontroller to design the whole system．The whole system is single channel．The signa that come in from the first front-end have been changed a fit voltage which put into a voltage signal AD．Front-end circmts here mainly are composed of by signal attenuation and signal amplifier circuit．After the front-end,the signals have changes the digital signal the by AD circuit．This data has been sent to FPGA，the data is saved to the FIFO in theFPGA．The main circuit in the FPGA，including FIFO，the trigger system，the peak detection circuit，time-ased circuit，and so on．At the same time，the use of FPGA makes the design more flexible，and easier to upgrade，for example，it is possible to expand extemal circuit of oscilloscopes．KEY WORDS：DSP,FPGA，LCD ，microcontroller,digital storage oscilloscope第1章前言示波器应用非常广泛，包括工业、军事、科研、教育领域都有很大的应用。
基于FPGA的数字存储示波器的设计模板
编号：毕业设计(论文)说明书课题名称：基于FPGA的数字存储示波器的设计院（系）：计算机与电子信息工程系专业：电子信息工程班级：04电本1班学生姓名：黄**学号：0400604105邮箱：larryximuyi@指导教师：黄永庆职称：工程师2008年 1月14日摘要本系统设计的是基于FPGA的数字存储示波器，能够完成对输入信号的实时采样、信号峰峰值和频率的测量、信号的存储及显示。
本系统以单片机AT89S52为主控制芯片，FPGA控制高速模数芯片配合进行高速数据采集、存储及传输，并用型号为SYM320240BZK的图形点阵液晶显示屏进行实时信号波形显示。
整体设计完成了10~500KHZ波形数据的采集、存储及实时显示，同时能够进行波形的频率及峰峰值等参数的实时测量，并且本系统以触摸屏为控制核心，可以对采样速率及数据存储进行实时控制，达到了较好的显示效果。
本设计完成了整个系统的软硬件设计，对信号采集及处理提供了一种较好的解决方案。
关键字：单片机 FPGA 高速采集参数测量触摸屏实时显示AbstractThis system designs about the Digital Saving Oscillograph based on FPGA,it can finish sampling、calculating the Vpp and frequncy、saving and display the input signal in the real time.The Single Chip Micyoco(SCM) plays the main role in controlling the system, and FPGA helps to sample the fast input signal, saving and comunicating with SCM by controlling the high-speed analog-to-digital converter, and the input signal wave can be display on the graphics and lattice Liquid Crystal isplay(LCD). The whole design finish sampling the wave data range from 10 to 500K HZ, saving and display in the real time, and it can also calculate the Vpp and frequncy and save the data in the real time, also this system takes the touch screen as the control core, it can control the sample speed and data saving, and the LCD displays rather good of the signal wave.This system finish designing the hard-ware and soft-ware of the whole, and provides rather good resolving schemefor the signal sampling and management.Keyword:SCM FPGA High-speed Sampling Parameter Calculation Touch Screen Real Time Disply目录第一章绪论 (5)1.1数字存储示波器概述 (5)1.2数字存储示波器的原理及特点 (5)1.3本设计完成的主要性能指标 (7)1.4基于FPGA的数字存储示波器的设计结构框图 (7)第二章整体电路模块设计 (9)2.1 AD前端信号处理及A/D电路模块 (9)2.2 FPGA内部RTL电路构造 (12)2.3 触摸屏原理及触摸屏键盘构造 (14)2.4 I2C总线原理及CAT24WC256存储器存储及读取原理19 2.5 硬件测频信号信号的放大与整形 (25)2.6 蜂鸣器驱动电路 (26)第三章程序设计 (27)3.1 FPGA采样、数据暂存及传输 (27)3.2 单片机控制FPGA采样、画图及数据存储 (28)3.3 单片机波形显示及信号处理模块 (29)第四章结束语 (36)致谢 (36)参考文献 (37)第一章绪论1.1 数字存储示波器概述作为时域测量的经典仪器，示波器是电子行业工程师最为熟悉的工具，它是一种可以用来观察、测量、记录各种瞬时物理现象，并以波形方式显示其与时间关系的电子仪器，它能够直观的显示被测信号的时域信息。
基于FPGA的数字存储示波器的设计的开题报告
基于FPGA的数字存储示波器的设计的开题报告一、选题背景随着科技的不断进步和发展，数字化技术已成为当今各个领域的主流趋势，数字存储示波器便是其中之一。
数字存储示波器的优点在于数字化处理数据，能够有效地处理和分析信号，同时具有高速、高精度、高灵敏度等优点，因此被广泛用于电子工程、通信工程、机械工程等领域。
而基于FPGA的数字存储示波器则是电子工程领域内的一项重要技术，在满足科技迅速发展的同时，有着快速响应时间、高速数据处理等优点。
FPGA（Field Programmable Gate Array）是一种可编程逻辑器件，具有灵活的可编程性和快速的实时数据处理能力，被广泛应用于数字系统中。
基于FPGA的数字存储示波器则是将数字存储示波器技术与FPGA技术相结合，使得数字存储示波器具有更高的性能和功能。
二、研究目的本次课题旨在研究设计一种基于FPGA的数字存储示波器，并实现以下功能：1. 采样率高：采用高速ADC转换器，并使用FPGA进行数字信号处理，实现高速的采样和存储。
2. 示波器屏幕显示：采用液晶显示屏或者其他显示屏，显示采集到的波形数据。
3. 波形记录和回放功能：实现对采集的波形数据的记录和回放，方便工程师进行数据分析和处理。
三、研究内容1. FPGA开发环境的搭建：使用Vivado或Quartus等软件工具，完成FPGA开发环境的搭建。
2. 高速ADC转换器的选择和接口设计：选择合适的高速ADC转换器，并设计其与FPGA的接口电路。
3. 数据存储与处理的实现：使用FPGA对采集的数据进行存储和处理，实现数字存储示波器的基本功能。
4. 示波器屏幕的显示：设计示波器屏幕的驱动电路，并实现波形数据的实时显示。
5. 波形记录和回放功能的实现：对采集到的波形数据进行存储和压缩，实现波形记录和回放功能。
四、技术路线技术路线如下：1. 硬件方面：采购合适的高速ADC转换器，设计合适的FPGA接口电路，并选择合适的显示屏或者液晶显示屏。
基于FPGA的虚拟简易数字存储示波器设计
中图分类号 ：Ｐ Ｔ
文献 标识码 ： Ａ
文 章 编 号 ：６ ２３ ９ （０ １ ０ —２ ３０ １ ７ —１ ８ ２ １ ） ８０ ５ —２
１ 引 言
高 速 数 字 化 采 集 技 术 和 Ｆ ＧＡ 技 术 的 发 展 已 经 对 传 统 Ｐ 测 试 仪 器 产 生 了深 刻 的 影 响 。数 字 存 储 示 波 器 （ Ｓ ） 模 Ｄ ０是 本 文 提 出 一 种 虚 拟 数 字 存 储 示 波 器 的 设 计 方 法 ， 用 采
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现代 商贸工业
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基于FPGA的数字存储示波器周金刚1,左 超2,崔长生2(1.华中科技大学电气学院,湖北省武汉市430074;2.华中科技大学电子系,湖北省武汉市430074)摘 要:数字示波器由程控放大电路、采样保持电路、高速数据采集、示波显示调理4个模块组成。
系统以FPG A (现场可编程门阵列)为控制核心,FPG A 内嵌RAM 存储波形数据,终端采用X 、Y 轴方式显示,低频段实现了106次采样/s 实时采样,高频段实现了200MHz 等效采样,等效采样时钟由FPG A 内置锁相环时钟分频得到,分频算法经优化具有极高的精度,被测波形频谱覆盖了20Hz ～10MHz,波形显示无明显失真。
关键词:数字存储示波器;FPG A;等效采样中图分类号:T M935.32收稿日期:2007210208;修回日期:2007211230。
0 引 言按照对测量信号的处理方式,示波器可分为模拟式和数字式两种类型;按照示波器能够同时显示的信号的数目,示波器可分为单踪(通道)和双踪(通道)两种类型。
模拟和数字示波器各有不同的特点,原理相同。
数字示波器采用数字技术和计算机技术,功能强大,已经成为时域、频域、复频域的未知信号波形及参数测量的重要工具。
现在的数字示波器基本都具有了波形观察、数字测量、模拟测量、脉冲测试,双时基观测、只读测量与比较测量、自动测量等多种测量技术和方法。
1 总体方案比较与选择方案1:阶梯波比较触发。
根据被测信号频率产生M 分频锯齿波信号,用于同被测信号比较,产生脉冲序列,顺序提取部分脉冲作为信号采样保持以及A /D 转换时钟,达到对原始信号进行恢复的目的。
如图1所示,顺序产生步进延迟。
图1 阶梯波比较采样方案2:DDS (直接数字频率合成器)芯片高精度相位控制。
利用DDS 芯片AD9851高精度频率控制字,可产生频率不高、但步进延迟精度很高的采样信号。
设采样频率为f out =1/T +nΔt ,当所取T 值大于1μs 时,f out 便低于1MHz 。
同时,由于AD9851的频率控制字为32位,Δt 步进可轻松达到5ns,通过累加n值,便可得到200×106次采样/s 的等效采样率。
方案3:FPG A (现场可编程门阵列)内部倍频。
通过FPG A 内部锁相环对20MHz 信号进行十倍频,得到200MHz 时钟信号,从而获得分辨率为200×106次采样/s 的步进时延Δt ,通过每次信号触发延进行判断,在其后T +nΔt 进行采样,n 值累加,便可完成等效时间采样过程。
方案1实现相对容易,但是由于步进时延不恒定,即t 2与t 1不可能保持线性关系,在波形恢复的过程中,会带来波形失真。
方案2很巧妙地采用高精度DDS 芯片代替程控时钟电路,减少了产生200MHz 信号的困难,但由于频率控制字写入至频率输出稳定所需时长不确定,给系统设计带来一定风险。
方案3利用Cycl one 芯片良好的倍频特性,产生200MHz 的内部时钟,时钟稳定并且便于控制。
经过比较,选用方案3。
2 理论分析与计算2.1 等效采样分析等效时间采样分为顺序采样和随机重复采样。
本设计采用顺序采样,对每一个信号周期仅采样1个点,用步进延迟的方法在每一个周期信号中采样信号波形的不同点,从而获取整个波形的采样数据。
所谓步进延迟,是指一般以触发信号作为基准,每触发一次,往后延迟Δt 时间,如图2所示。
对于高频信号,可每隔几个甚至几百个信号周期对波形采样一次,仍可恢复出原始信号。
题目要求等效采样频率f s ≥200MHz,则Δt =1/200MHz =5ns 。
・51・第34卷第5期2008年5月 电子工程师 E LECTRON I C E NGI N EER Vol .34No .5May2008图2 顺序采样示意图2.2 垂直灵敏度题目要求垂直灵敏度为1V /div 、0.1V /div,发挥部分要求2mV /div,垂直刻度为8div,而双极性A /D 转换器参考电压为±1V,所以垂直灵敏度、输入信号峰峰值和各挡位增益如表1所示。
表1 相对垂直灵敏度的挡位增益表垂直灵敏度/(V ・div -1)输入信号峰峰值/V挡位增益10～80.250.10～0.82.500.0020～0.016125本设计采用分挡放大,题目要求输入信号最高频率为10MHz,在发挥部分挡位增益为125,则放大电路的增益带宽积(G BW )为1.25GHz 。
因此,扩展部分需分级放大,设计为两极低噪小信号放大电路。
2.3 扫描速度扫描速度对应着A /D 采样率,扫描速度分为20m s/div 、2μs/div 、100ns/div 等3挡,水平分辨率为20点/div,扫描速度与采样速率对应关系见表2。
表2 与扫描速度对应的A /D 采样率扫描速度/(s ・div -1)A /D 采样率/Hz20×10-31032×10-610×106100×10-9200×106显示屏水平刻度为10div,那么满屏显示的点数为:N =20点/div ×10div =200点 考虑触发电平位置与水平移位扩展功能的要求,FPG A 存储RAM 的深度设置为400×8bit,RAM 写入的速度即A /D 转换器的转换速率为1MHz,所以RAM 采集200个点的时间为200μs 。
3 电路与程序设计本系统主要包含等效采样模块、小信号放大模块、采样保持模块、显示控制模块,如图3所示。
3.1 采样保持电路采样保持电路选用采样保持专用芯片HA I 5320,电路如图4所示。
3.2 小信号放大电路通过3块AD817芯片实现3级放大,实现了小信号放大250倍,最小可以放大2mV 的信号。
3.3 软件流程本系统由一块FPG A 完成所有功能。
FPG A 初始化后,通过预置不同的键值进入相应的功能模块。
如图5所示。
图5 主控程序流程4 测试结果以及分析4.1 测试方案拟定系统测试方案如图6所示。
图6 系统测试方案要求信号发生器的输出信号可调节频率、幅度等。
标准示波器用来测试信号发生器输出信号的幅度、频率等,示波器显示终端用来显示数字示波器的输出波形。
采用分模块的测试方法依次测试各项功能。
・61・・测控技术・电子工程师2008年5月4.2 测试条件测试温度为26℃,信号发生器为EE1643C 型,标准示波器为T DS1200B 型,示波器显示终端为T DS1200B 型。
4.3 测试结果1)垂直灵敏度测试选择标准正弦信号作为测试信号。
该示波器很好地完成了1V /div 、0.1V /div 挡的切换,同时也完成了2V /div 挡的功能。
2)扫描速度测试选择正弦信号,幅度为1V 作为输入信号,该数字示波器很好地完成了3挡扫描速度的切换。
3)存储显示功能按下“存储”按键能够完成对当前波形的存储,按下“显示”键能够完成存储信号的显示。
4)小信号放大电路测试小信号放大电路最小能够放大2mV 电压。
5 结束语由测试结果可知,本设计能够很好地实现示波器的功能,具体测试指标如扫描速度测试,整体性能稳定良好。
在2mV /div 挡测信号时,测量的误差较大,在频率较高时误差进一步加大,主要是当输入信号很小时,信号很容易受噪声信号的干扰,由于在频率较高时放大器的非线性失真比较严重。
参 考 文 献[1]夏宇文.Veril og 数字系统设计[M ].北京:北京航天航空大学出版社,2003.[2]全国大学生电子设计竞赛委员会.电子系统设计实践[M ].武汉:华中科技大学出版社,2005.[3]康华光.电子技术基础[M ].北京:高等教育出版社,2005. 周金刚(19842),男,主要研究方向为电力系统自动化。
The D i git alM e mory O scillograph Based on FPGAZHO U J i n gang,ZU O Chao,CU I Changsheng(Huazhong University of Science and Technol ogy,W uhan 430074,China )Abstract:The digital oscill ograph consists of p r ogra mmable a mp lificati on circuit,sa mp ling holding cir 2cuit,high s peed data acquisiti on,oscill ograph dis p lay module .The contr ol core part is FPG A ,the wave datas are st oraged in in 2line RAM of FPG A.Ter m inal dis p lays by X and Y axes,in the l ow frequency area we use real ti m e sa mp ling ,while in the high sa mp ling area ,we choose 200MHz equivalent sa mp ling ,the cl ock of equivalent sa mp ling comes fr om P LL.The divided 2frequency arith metic is very p recisi on by op ti m izati on,the wave frequency rang is fr om 20Hz t o 10MHz,there is no distinct dist orti on .Keywords:digital me mory oscill ograph;FPG A;equivalent sa mp ling(上接第9页)A M i crostri p Leaky 2wave Antenna with Per i odi c Slotsi n Center Part and Its Use for M i n i m i zi n g the Length ofM i crostri p Leaky 2wave AntennaL I Feng 1,W E IL i a ng 1,L I U Juhua 2,LO NG Y un li a ng2(1.Chinese Flight Test Establish ment,Xi ′an 710089,China;2.Depart m ent of Electr onics andCommunicati on Engineering,Sun Yat 2Sen University,Guangzhou 510275,China )Abstract:The traditi onalM icr ostri p Leaky 2W ave Antenna has poor perfor mance when it is short because it has a large back ward bea m.W hen its length increases,its perf or mance becomes better .But the l ong length will make it unsuitable in s ome app licati ons .W hen open peri odic sl ots al ong the ML WA are cut,the current distributi on as well as the perf or mance will change .This paper analyzes the influence of sl ots ′para meters t o the main bea m and gain directi on of MLWA.Finally,this method is used t o m ini m ize the length of MLWA.Keywords:m icr ostri p leaky 2wave antenna;sl ots;size m ini m izati on・71・第34卷第5期周金刚,等:基于FPG A 的数字存储示波器・测控技术・。