基于HMC703的宽带低相噪低杂散频率合成器设计
基于HMC833低相噪低杂散频率源的设计
２ ． ２ 环路 滤 波器设计 环路 滤波 器 的设计 是 本 电路设 计 的重 点 ， 滤 波 性 能 的好 坏 直 接 关 系到 ＶＣ Ｏ 的噪 声影 响大 小 、 环
个可 编程 的分 频 器来控 制 需要 的频 率 ， 最后 通 过
ＲＦ — Ｎ输出。
路 的锁定 时间 以及 晶体 和鉴 相器 噪声影 响 大 小［ ５ ］ 。
有 ０ Ｈｚ 的 频 率 误 差 输 出 频 率 。 图 １所 示 为
ＨＭＣ ８ ３ ３的功 能 框 图 ， 从 图 中 可 以清 楚 地 看 出 该 ２ 电路 的 设 计
由于 ＨＭＣ ８ ３ ３内部 集 成 了 ＶＣ Ｏ， 因 此锁 相 频
芯片 的各 个功 能模 块 。
率输 出环路 只需 要 考 虑 参 考 信 号 的输 入 和环 路 滤 波器 的设计 即可［ ４ ］ 。
卫星 空 间技 术 以及航 天测 控等 领域 的快速 发 展 ， 现
数分 频锁 相环 ， 其 内部 集成 压 控 振 荡 器 （ ＶＣ Ｏ） ， 输
出频 率为 ２ ５ ～６ ０ ０ ０ ＭＨｚ 。 内部 集 成 的鉴 相 器 和
代频 率源 也朝着 稳定 性高 、 相 位噪 声低 、 体积小、 功
周 勇 ，李 晓波 ，秦 国领
（ 装 备学 院 ， 北京 １ ０ １ ４ １ ６ ）
摘要 ： 航天靶场中射频（ Ｒ Ｆ ） 转发系统对频率源相位噪声的要求很高， 因此有必要研究低相噪、 低杂散、 低功耗、 小步
进 的 频 率 源 。 为 了适 应 现 代 航 天 靶 场 的 要 求 ， 选 用 ＨＭｃ ８ ３ ３ Ｌ Ｐ ６ ＧＥ锁 相 环 芯 片 进 行 频 率 源 设 计 ， 并用 Ｃ ８ ０ ５ １ Ｆ ３ １ ４ 单 片 机 对 锁相 环 芯 片进 行 控 制 ， 设 计 出了 一 款 性 能 优 越 的 频 率 源 。测 试 结 果 表 明 在 合 理 的参 数 配 置 条 件 下 ， 频 率 源
基于HMC833的宽带低相噪频率源实现
2020年5月基于HMC833的宽带低相噪频率源实现刘旭伟（佛山市联动科技股份有限公司，广东佛山528000）【摘要】在无线系统中，混频器和调制解调器起着从射频到中频，再到基带信号的桥梁作用。
在整个无线收发系统设计中混频器和调制解调器性能的优劣对整个系统有至关重要的作用，而混频器和调制解调器的心脏———本振系统的性能就主要决定了整个频率变换系统的性能。
因此本振系统的设计对整个无线系统的整体性能来说起着十分重要的作用。
本文就是依托本公司整个无线芯片测试系统的指标要求而实现的本振系统设计，整个无线测试系统使用该本振系统作为频率源，在射频指标上有十分优异的性能。
【关键词】无线系统；本振；HMC833【中图分类号】TN741【文献标识码】A【文章编号】1006-4222（2020）05-0040-020引言在数字无线通信系统中,信号从数字形式经过信源编码、信道编码等一些数字信号处理后进行数模变换,将变换后的低频模拟信号经过调制器调制后形成射频信号,射频信号经过功率放大即可接入天线发射出去。
信号接收端从天线接收到的信号经过低噪声放大及滤波处理后,即可将信号送入解调器,将射频信号解调为低频信号,经过模数变换产生数字信号,再经过数字芯片的数字信号处理后即还原了发射信号的信息。
在无线芯片测试系统中,也同样需要对DUT(待测芯片)发射射频信号,并且也需要接受DUT发出的射频信号,因此原理上无线芯片测试系统就是一个无线通信系统。
但测试系统不同于通信系统之处在于测试系统对信号稳定性要求极高,这也决定了整个系统设计中各个环节都有很高的要求,尤其是整个系统的信号源直接决定了系统信号的稳定性,因此稳定高性能的频率源设计是整个无线芯片测试系统的关键。
实现整个频率源的关键部件就是锁相环设计,包括鉴相器、VCO和环路滤波器,经过对系统指标的分解及对不同锁相环资料的对比,最终选择ADI公司的HMC833实现整个系统的频率源,该芯片集成了鉴相器和VCO,只需对环路滤波器进行设计即可实现高性能的频率源,经过对整个无线测试系统的测试,该方案实现的频率源完全满足整个系统的设计需求。
一种低噪声快速切换的宽带频率合成器
一种低噪声快速切换的宽带频率合成器发布时间：2021-06-29T03:12:51.215Z 来源：《现代电信科技》2021年第4期作者：赵玉振[导读] 无线电通信中频率合成器的指标直接影响到无线电通信系统的性能，对于频率转换时间而言，定频不要求，跳频通信一般要求小于一个跳周期的10%。
（陕西烽火电子股份有限公司陕西宝鸡 721006）摘要：分析设计了一种基于乒乓环的UHF波段宽带快速频率合成器（PLL），解决了单一锁相环频率转换时间长，不能满足高速跳频的需求问题。
乒乓环的方法是用两个相同的锁相环交替工作，实现频率的快速转换。
关键词：乒乓；锁相环；频率合成器1.引言无线电通信中频率合成器的指标直接影响到无线电通信系统的性能，对于频率转换时间而言，定频不要求，跳频通信一般要求小于一个跳周期的10%。
跳频通信以其抗干扰性好、抗截获能力强、保密性好等优点，从其诞生之初就迅速受到军事专家的普遍青睐，在战术通信领域得到了迅猛发展。
随着超短波跳频通信向高跳速的方向发展，在保证频率源的相位噪声、杂散等性能指标的前提下，尽量减少频率的切换时间，以利于在一次跳频通信周期内有相对长的时间来传送有效数据，提高通信系统的抗干扰、抗多径衰落能力。
但这要求快速跳频系统中的超快速跳频PLL能够在几十微秒（μs）内稳定到所要求的相位和频率。
为达到这个要求，"乒乓"体系结构是一种非常好的解决方案。
这种结构需要两个锁相环。
其中当一个锁相环工作时，另一个锁相环锁定下一跳的频率。
频率合成器转换时间缩短，以减小信道转换过程的开销，有利于提高数传速率。
近年来由于大规模锁相环集成电路的不断推出，频率合成器线路不断简化，体积不断缩小，功耗不断降低，使得乒乓环的体积和功耗不断减小，对于稳定时间要求很短的频率合成器，乒乓环是一种很好的技术方案。
2.设计方案设计方案原理框图见图1，乒乓环频率合成器由两个带小数分频的单一锁相环（锁相环1和锁相环2）、开关电路、放大滤波电路、温补晶体振荡器、控制电路等组成。
基于HMC703的C波段宽带频率合成器设计与实现
基于HMC703的C波段宽带频率合成器设计与实现【摘要】本文设计实现了基于集成锁相芯片HMC703的C波段宽带频率合成器，对主要性能指标进行了理论分析，并给出了实际测试结果。
【关键词】频率合成；锁相环；HMC7031.引言频率合成在信号发生和测试中起着至关重要的作用，直接决定了整机和系统的性能指标。
通信和测试技术的发展，对频率合成在频率范围、频谱质量、体积等方面提出了更高的要求。
频率合成根据基本原理分为直接模拟合成、间接合成即锁相环频率合成（PLL）与直接数字合成（DDS）。
其中，锁相环技术通过相对简单的电路结构，就可以实现更加全面的频谱质量及更大的频率范围，成为频率合成中的主流。
为了进一步提高锁相环电路在频谱的相位噪声、频率分辨率等方面的指标，直接模拟合成技术与直接数字合成技术被引入锁相环电路中。
但与此同时，电路结构更加复杂，经济性和稳定性降低，在对电路体积、成本与稳定性要求较高的应用场合，该复杂方案并不可行。
随着集成锁相芯片的发展，采用集成锁相芯片的锁相环电路在频谱相位噪声、频率分辨率、频率范围方面有了明显的提升，能够很好的满足上述要求。
在本文中，基于集成锁相芯片HMC703，设计实现了C波段宽带低相噪频率合成器。
2.主要技术指标与电路设计2.1 主要技术指标2.2 设计电路与主要器件其中，鉴相频率为25MHz，VCO型号为HMC586LC4B，输出频率范围为4～8GHz。
a）频率合成器芯片本设计中采用的频率合成芯片HMC703内部集成了整数分频器和24位的小数调制器，能够实现DC～8GHz的射频输入频率范围及高分辨率的小数频率输出。
其内部还集成了鉴相器和电荷泵电路，最大鉴相频率100MHz，输出电荷泵电流最大能达到6mA，在小数分频模式下噪声基底达到了-230dBc/Hz。
b）环路滤波器设计本设计中采用的VCO型号为HMC586LC4B，调谐电压范围为0～18V，超过了HMC703的电荷泵电路电压，因此环路滤波器采用有源环路滤波器。
一种低相噪宽带频率合成器实现
进频率 合成 器是基 于 这 方 面 的要 求 提 出 的 ， 设 计 方 其 法有 ３种 形 式 ： 接 数 字 合 成 （ Ｄ ） 多 环 路 锁 相 合 直 ＤＳ 、 成 、 数分频 。其 中直 接 数 字合 成 技 术 完 全 采 用数 字 小 技术 ， 有分 辨率 高 ， 具 转换 时 问快 、 电路 结 构 紧凑 的优 点 ， 缺点是 输 出频 率 低 ， 其 只适 用 于 低频 合 成 器 ； 多环 锁相合 成方 式 ， 由于环路 本 身的不 稳定 性 ， 带来 系统 会
ｔ ｅ． ｕｒ
【 ｙｗ ｒｓ ｒｑｅ ｃ ｙｔｅｉ ｒ ｄｒｃ ｄｇ ａ ｓｎ ｅｉ Ｄ Ｓ ；ｂｏｄ ａ ｄ Ｋｅ ｏ ｄ 】ｆ ｕ ｎｙｓｎｈｓ ｅ； ｉ ｔ ｉｔｌ ｙｔ ｓ ｅ ｚ ｅ ｉ ｈ ｓ（ Ｄ ） ｒａｂｎ
０ 引 言
现 代雷达 应用广 泛 ， 信号 分布非 常 密集 ， 频域 或 在 时域上会 出现交叠 ， 面Ｉ 综合性 电子干扰 、 辐射 还 临着 反
ａａ ｚｄｉ ｍｏ ｅ ｉ． ｈ ｅｓｎｂ ｙｕ ｏ ｒ ｔｄｃ ｃｉｂａｄ Ｐ Ｂ）ｉｐｅｅｔ ． ｈ ｓｎ ｓｌ ｈｗｔａ ｔｅ ａ ｄ ｎｌ ｅ ｒ ｄｔ ｌ Ｔ ｅ ａｏ ａｌ ｌ ｏｔ ｆ ｉ ｅ ｉ ｕｔ ｏｒ （ Ｃ ｙ ｎ ｅ ａｓ ｒ ｅａ ｐ ｎ ｒ ｓ ｒｓｎ ｄ Ｔ ｅ ｅｔ ｇ ｅｕｔｓｏ ｔｈ ｎ－ ｅ ｔ ｉ ｒ ｓ ｈ ｂ
ｔ ｅ ｓ ｈ ｍｅ． ＤＤＳ ｗａ ｓ ｄ ａ ｃｉ ｌｆｅ ｕｅ ｃ ｉｉ ｅ ． Ｐｈａ ｅ ｎｏｓ ｄ ｓｇ ｉｎ ｉ ｅ ａ ｄ ｃ ｒｕｉｓ ｅ ｌｚ ｔｏ ｆｓ ｎｈｅ ｉｅ ｒ ｈ ｃ ｅ ｓ ｕ ｅ ｓｄｅ ｍａ ｒ ｑ ｎ ｙ ｄｖ ｄ ｒ ｓ ｉｅ。 ｅ ｉ ｎ ｐｒ ｃｐｌ ｎ ｉｃ ｔ ｒａｉａ ｉｎ ｏ ｙ ｔ ｓｚ ｒａ ｅ
一种7GHz～20GHz宽带频率综合器的设计
一种7GHz～20GHz宽带频率综合器的设计覃洁琼;朱良凡;丁玉宁【摘要】文章介绍了一种PLL频率合成技术获得的7GHz～20GHz的宽频带、小步进、小体积、低杂散、低相噪的频率综合器的实现方法.该方法采用Hititte公司生产的宽带VCO HMC587LC4B和鉴相器HMC702LP6C,运用锁相倍频模式,在55mm×70mm×16mm的体积内实现了7GHz～20GHz的频率输出,并且达到了较好的技术指标:全频段输出信号步进10MHz时,相位噪声均在-72dBc/Hz@1kHz 以下,杂散抑制在75dBc以上,输出功率大于17.5dBm,变频时间小于100 μ S.文章从频率合成器的经典理论出发,介绍了宽带频率合成器的原理设计与各个部分的具体设计,并给出了测试结果.该产品运用MEMS滤波器,很好地达到了产品小型化的要求.【期刊名称】《电子与封装》【年(卷),期】2011(011)006【总页数】4页(P14-17)【关键词】频率合成器;宽带;杂散抑制;相位噪声;MEMS滤波器【作者】覃洁琼;朱良凡;丁玉宁【作者单位】南京电子器件研究所,南京,210016;南京电子器件研究所,南京,210016;南京电子器件研究所,南京,210016【正文语种】中文【中图分类】TN741 引言随着微波电子技术的发展，在21世纪以信息战为大背景的前提下，频率源作为现代电子系统的心脏，其指标要求自然越来越高。
现代频率源除了要求低相位噪声、低杂散之外，高频率、宽频带、高功率、小体积、捷变频、小型化、数字化等性能也越来越重要。
频率综合器是利用各种频率合成技术来产生所需要频率的一种器件，其频率合成形式一般分为以下四大形式：直接频率合成（DS）、锁相环频率合成（PLL）、直接数字合成（DDS）、DDS+PLL形式。
其中DS由于成本高、体积大、难集成等缺点已经很少应用；PLL因其极宽的输出频带、优良的频谱纯度等优势有着比较广泛的应用，缺点是频率捷变困难，频率分辨率不高；DDS则有着超快的捷变速度和极高的频率分辨率，不足之处为输出带宽有限和杂散指标不高；DDS+PLL则综合了前两者的优点，但一般在特定要求下应用。
低噪声的宽带跳频频率合成器[发明专利]
![低噪声的宽带跳频频率合成器[发明专利]](https://img.taocdn.com/s3/m/e759e2250a4e767f5acfa1c7aa00b52acfc79c19.png)
(10)申请公布号 CN 102013890 A(43)申请公布日 2011.04.13C N 102013890 A*CN102013890A*(21)申请号 201010212306.5(22)申请日 2010.06.29H03L 7/18(2006.01)(71)申请人上海杰盛无线通讯设备有限公司地址200244 上海市宝山区宝山城市工业园区园泰路399号(72)发明人王鲁培 周德伟 李强 韩志光(74)专利代理机构上海东亚专利商标代理有限公司 31208代理人罗习群(54)发明名称低噪声的宽带跳频频率合成器(57)摘要本发明公开了一种低噪声宽带跳频频率合成器，采用内插混频锁相环以降低分频比。
所述内插混频锁相环，是将参考源信号经功分器分成两路，分别提供给鉴频鉴相器A 和鉴频鉴相器B ，鉴频鉴相器B 与低通滤波器N 、压控振荡器Q 和分频器构成内插本振PLL ，内插本振PLL 提供点频本振信号，与频率合成器的输出进行下变频，下变频输出反馈经鉴频鉴相器A ，达到降低分频比和降低相位噪声的目的。
本发明的优点是噪声低、频率范围宽、跳频速度快、调试简单、成本低。
(51)Int.Cl.(19)中华人民共和国国家知识产权局(12)发明专利申请权利要求书 1 页 说明书 2 页 附图 1 页1.一种低噪声的宽带跳频频率合成器，其特征在于：采用内插混频锁相环以降低分频比。
2.按权利要求1所述的低噪声的宽带跳频频率合成器，其特征在于：所述的内插混频锁相环，是将参考源信号经功分器分成两路，分别提供给鉴频鉴相器A和鉴频鉴相器B，鉴频鉴相器B与低通滤波器N、压控振荡器Q和分频器构成内插本振PLL，内插本振PLL提供点频本振信号，与频率合成器的输出进行下变频，下变频输出反馈经鉴频鉴相器A，达到降低分频比和降低相位噪声的目的。
低噪声的宽带跳频频率合成器技术领域[0001] 本发明涉及一种无线通信系统中的频率合成器，特别适用于微波高速跳频通信中的低噪声宽带跳频频率合成器。
宽带低相噪频率综合器设计与实现
宽带低相噪频率综合器设计与实现李昂;于萌;朱康生【摘要】为满足某雷达信号设计要求,文中基于国产小数锁相环芯片GM4704产生7.12～9.12 GHz的信号,采用传统的PLL方式产生,低相位噪声、低杂散的频率综合器.同时,给出了设计过程并对相关的设计参数进行分析,应用相关的PLL仿真软件对环路滤波器进行仿真设计,通过实际电路测试,相位噪声达到-97 dBc/Hz@1 kHz与理论计算较接近,杂散达到-70 dB.【期刊名称】《电子科技》【年(卷),期】2015(028)007【总页数】3页(P54-55,59)【关键词】频率合成器;宽带;低相噪;PLL;GM4704【作者】李昂;于萌;朱康生【作者单位】西安电子工程研究所专业3部,陕西西安710100;西安电子工程研究所专业3部,陕西西安710100;西安电子工程研究所专业3部,陕西西安710100【正文语种】中文【中图分类】TN74频率综合器广泛应用于宽带测量设备、无线通信、军用雷达、电子对抗系统中，随着军用雷达、电子对抗及横向军品、民品技术的高速发展，对分系统的“心脏”部件频率综合器提出了越来越高的要求［1］。
常用的高性能频率合成方式主要有以下4种:锁相频率合成(PLL)、直接模拟式频率合成、直接数字式频率合成(DDS)和混合式频率合成(DDS+PLL)。
PLL技术具有频率覆盖范围大、相位噪声低、杂散抑制好的特点而被广泛应用。
1 方案设计本文采用经典的PLL结构产生超宽带、低相位噪声信号［2－3］。
频率合成器的频率输出范围为7.12～9.12 GHz，相位噪声要求≤－96 dBc/Hz@1 kHz;杂散抑制≤－70 dBc;频率步进8 MHz。
采用传统的PLL结构，电路结构简单，通过合理器件选择可实现低成本高性能指标。
文中采用80 MHz输出的高性能OCXO晶振作为参考输入频率，PLL芯片应用国产小数锁相环芯片GM4704，其射频输出频率可达到10 GHz，其性能优于同款Hittite的HMC704，电路结构简单、功耗减小。
一种宽带低相噪频率合成器的设计方法研究
一种宽带低相噪频率合成器的设计方法研究佚名【摘要】提出了一种宽带低相噪频率合成器的设计方法.采用了数字锁相技术,该锁相技术主要由锁相环(phase locked loop,PLL)芯片、有源环路滤波器、宽带压控振荡器和外置宽带分频器等构成,实现了10～20 GHz范围内任意频率输出,具有输出频率宽、相位噪声低、集成度高、功耗低和成本低等优点.最后对该PLL电路杂散抑制和相位噪声的指标进行了测试,测试结果表明该PLL输出10 GHz时相位噪声优于—109 dBc/Hz@1 kHz,该指标与直接式频率合成器实现的指标相当.【期刊名称】《电波科学学报》【年(卷),期】2018(033)006【总页数】6页(P746-751)【关键词】10～20 GHz;宽带;低相位噪声;锁相环;频率合成器【正文语种】中文【中图分类】TN74+2引言频率合成器是通信、雷达、电子干扰与对抗、仪器仪表和消费电子等电子设备的核心组成部分,它的性能可直接决定电子设备的整体性能[1].频率合成器在电路实现上通常有以下三种方式:直接式频率合成、直接数字式频率合成和间接式频率合成(即锁相环(phase locked loop,PLL)).三种实现方式各有优缺点,通常来说,PLL在跳频时间和相位噪声指标上不及前两种合成方式,但在高频段、宽带、功耗、体积、成本和灵活性上有很大的优势,是目前频率合成器领域应用较多的合成方式,特别是在毫米波等高频段上优势非常明显,也是目前研究的热点.文献[2-3]研究了基于互补金属氧化物半导体(complementary metal oxide semiconductor,CMOS)的PLL芯片设计;文献[4]提出了采用光电振荡器来代替传统压控振荡器(voltage controlled oscillator,VCO),以获取更低的相位噪声;文献[5-6]研究了PLL在角位置测量和雷达波形产生中的应用;文献[7]研究了多频段VCO的宽带PLL.虽然已有研究较多,但是他们在宽带输出和低相位噪声上很难兼顾.本文提出了一种低相噪的宽带PLL的设计方法,采用了超低相位噪声数字锁相技术,采取了多种降低相位噪声的措施,实现输出频率10～20 GHz,输出10 GHz信号时相位噪声指标优于-109 dBc/Hz@1 kHz,输出20 GHz信号时相位噪声指标优于-101 dBc/Hz@1 kHz,相位噪声指标优于常规宽带PLL 10 dB以上.1 设计方案本文所提的PLL技术的原理实现如图1所示,主要由以下四个部分组成:PLL芯片、环路滤波器、VCO和外置分频器.对外接口也较为简洁,分别为:“参考入”、“控制入”和“信号出”.其中“参考入”为外部送入的PLL芯片的参考时钟信号,因为该信号的相位噪声很大程度上决定了PLL输出信号的相噪指标,所以为了得到更低相噪的输出信号,通常该信号由高稳定低相噪的恒温晶振直接提供.“控制入”为外部送入的低频控制信号,主要是为PLL芯片提供控制信号,对芯片内部的寄存器组进行相应的配置.“信号出”为VCO输出的信号,即PLL电路最终输出的信号,也是我们所需的信号.外置分频器的分频比根据输出信号的频率和PLL芯片最高的工作频率确定.本方案中“参考入”频率为100 MHz,“信号出”频率为10～20 GHz,外置分频器分频比为2.图1 PLL原理设计框图Fig.1 Block diagram of PLL1.1 信号流程对PLL芯片正确地配置后,该PLL电路的信号流程如下:PLL芯片对输入的参考信号与外置分频器输入的信号分别进行R分频和N分频操作,分频后的信号再进行鉴频鉴相处理,并将鉴频鉴相误差脉冲信号通过内部电荷泵输出;环路滤波器对鉴频鉴相误差脉冲信号进行低通滤波处理,滤除高频分量,输出直流分量,即为VCO的调谐电压.该调谐电压决定了VCO最终输出信号的频率,VCO输出的信号分为两路,一路直接输出信号,另一路通过外置分频器分频后反馈到PLL芯片进行鉴频鉴相处理,形成一个可动态调整的锁相反馈环路.1.2 器件选型PLL芯片是本设计的核心器件,它对整个PLL电路起着非常关键的作用.该器件我们选用了成都振芯科技的GM4704,最高鉴相频率达到115 MHz,可获得极低的带内相位噪声性能,归一化相位噪声底为-233 dBc/Hz.该器件为ADI公司HMC704的国产化替代型号,GM4704的技术指标全面达到HMC704的技术指标,有些指标甚至优于原片,如它的最高的工作频率可达10 GHz,是一款高性能的PLL芯片,并可提供高质量等级的器件,可满足某些领域对高质量等级器件和高国产化率的需求,该芯片的内部原理框图如图2所示.图2 GM4704原理框图[8]Fig.2 Block diagram of GM4704[8]环路滤波器采用的是有源环路滤波器,有源环路滤波器核心器件为运算放大器,我们选用的是美国TI公司的一款低噪声高速运放,型号为THS4031,低噪声的运放会减少由外部带入的一些噪声干扰,从而可进一步地降低输出信号的相位噪声.VCO为PLL电路的输出关键器件,它决定着PLL电路输出信号的频率范围,根据要求,我们选用ADI公司的HMC733,输出频率覆盖10～20 GHz.外置分频器主要是对VCO输出的信号进行分频,由于PLL芯片输入信号的最高频率低于VCO的最高输出频率20 GHz,所以必须对VCO的输出信号进行2分频处理,以适应PLL芯片的最高工作频率.外置分频器选用的是Microsemi公司的可变分频器UXD20P.1.3 频率设置众所周知,PLL的输出信号频率计算公式如式(1)所示:(1)式中:fout为PLL输出信号的频率;fref为输入PLL的参考信号频率;m为VCO反馈支路信号的外置分频系数;R为PLL芯片内部参考支路分频器的分频比;Nint为PLL 芯片内部反馈支路分频器分频比的整数部分;Nfrac为PLL芯片内部反馈支路分频器分频比的小数部分.本文中输入的参考信号频率为100 MHz,工作模式为整数分频模式,输出10 GHz信号时,相关参数的设置如下:fref=100MHz,R=1,m=2,Nint=50,Nfrac=0.1.4 环路滤波器设计环路滤波器的主要作用是滤除鉴相误差电压中的高频分量和噪声[9],它对整个PLL 电路的性能起着关键的作用,因为环路滤波器决定了PLL输出信号的杂散抑制、相位噪声、锁定时间和稳定性等重要指标,我们在进行环路滤波器设计时应综合考虑PLL的各项技术指标的要求,做到合理分配.PLL环路带宽内的相位噪声主要由PLL 芯片及参考信号的相位噪声决定,环路带宽以外的相位噪声则是主要由VCO的相位噪声决定,所以最佳的环路带宽设计为带内相位噪声与VCO相位噪声相等时的频率值.本设计采用有源环路滤波器,图3给出了该环路滤波器的设计框图.本设计中环路带宽为300 kHz,相位裕度为55°.图3 环路滤波器原理框图Fig.3 Block diagram of loop filter1.5 相位噪声分析PLL的相位噪声模型如图4所示[10].图4 PLL相位噪声模型Fig.4 PLL phase noise model图4中,Sφi(ω)为输入参考信号的相位噪声功率谱密度,SφPD(ω)为鉴相器引入的相位噪声功率谱密度,SφF(ω)为环路滤波器引入的相位噪声功率谱密度,SφVCO(ω)为VCO引入的相位噪声功率谱密度,SφN(ω)为分频器引入的相位噪声功率谱密度,Sφo(ω)为输出信号的相位噪声功率谱密度.PLL的前向传递函数为(2)PLL的开环传递函数为(3)PLL的闭环传递函数为(4)式(2)～(4)中:KPD为鉴相器的增益常数;KVCO为VCO的压控灵敏度;F(s)为环路滤波器的传递函数;N为分频比.输出信号总的相位噪声功率谱密度如下:|1-H(jω)|2(5)由式(5)可知,输出信号的相位噪声是由输入参考信号、鉴相器、分频器、环路滤波器和VCO共同决定的.PLL的环路带宽内的基底相位噪声可由下式估算得出[11]:NP,floor=NFloorFOM+20lg N+10lg fpfd.(6)式中:NFloorFOM为PLL芯片的归一化相位噪声底;N为分频比;fpfd为鉴相频率. GM4704在整数分频模式下NFloorFOM典型值为-233 dBc/Hz,鉴相频率fpfd 为100 MHz,工作在整数分频模式下,输出信号为10 GHz时,分频比N为100,根据公式(6),PLL的环路带宽内基底相位噪声计算结果如下:NP,floor =-233+20lg 100+10lg(1×108)≈-113 dBc/Hz.(7)式(7)为理论的环路带宽内相位噪声底值,而实际上PLL的相位噪声值肯定要高于理论相位噪声底.因为在电路实现时,会引入一些外部噪声,如鉴相器、分频器、有源环路滤波器和VCO等,恶化了PLL输出信号的相位噪声.1.6 低相位噪声实现相位噪声为频率合成器的最为核心的指标,它是决定频率合成器输出信号质量好坏的关键因素,在PLL电路中我们可通过以下几种措施来降低输出信号的相位噪声: 1) 采用低相噪线性稳压器、良好的电源隔离和滤波,尽量减少通过电源引入的外部噪声;2) 采用低相噪参考信号输入,如采用恒温晶振输出的信号作为PLL的参考信号;3) 提高鉴相信号的频率,减小VCO至鉴相器的分频次数;4) 选用低归一化相位噪声底的PLL器件,降低环路带宽内的相位噪声底;5) 优先采用无源环路滤波器,因为无源环路滤波器基本没有引入外部噪声,若只能采用有源环路滤波器时,则选用低噪声的运算放大器,可减少外部噪声的引入.2 测试结果通过以上的理论分析,用频谱仪和信号源分析仪等仪表,对该PLL电路进行杂散抑制和相位噪声的指标测试,测试时用低相噪的100 MHz恒温晶振作为PLL的输入参考信号,测试结果如下.图5、图6为PLL输出10 GHz和20 GHz信号时的频谱图,从图中可以看出,杂散抑制均大于60 dBc.图7和图8分别为PLL输出10 GHz和20 GHz信号的相位噪声测试曲线,10 GHz 信号的相位噪声优于-109 dBc/Hz@1 kHz,20 GHz信号的相位噪声优于-101 dBc/Hz@1 kHz,实际测得的相位噪声指标与前面计算出的带内基底相位噪声理论值比较接近,相差的部分即为电路中引入的外部噪声所引起的相位噪声恶化量.图5 输出10 GHz信号时的频谱图Fig.5 Frequency spectrum chart of 10 GHz 图6 输出20 GHz信号时的频谱图Fig.6 Frequency spectrum chart of 20 GHz 图7 10 GHz信号时相位噪声测试图Fig.7 Phase noise curve of 10 GHz图8 20 GHz信号时相位噪声测试图Fig.8 Phase noise curve of 20 GHz表1将之前公开的论文成果与本文进行了比较,可以看出,本文表现出更宽的频率带宽和更低的相位噪声性能.表1 本文与其他文献的性能比较Tab.1 The performance comparison between this paper and previous papers文献信号带宽相位噪声 [4]20 GHz点频-80 dBc/Hz@100 Hz(20 GHz) [12]7.12～9.12 GHz-97 dBc/Hz@1 kHz(9.12 GHz) 本文10～20 GHz-109 dBc/Hz@1 kHz(10 GHz)-89 dBc/Hz@100 Hz(20 GHz)3 结论宽带和低相位噪声是频率合成器的主要研究方向,本文基于超低相噪数字锁相技术,实现了10 ～20 GHz的宽带输出.实验结果表明,该PLL具有非常优异的性能,特别是在低相位噪声方面,优于常规宽带PLL10 dB以上,与直接式频率合成器相当,但相比直接式频率合成器.该PLL具有宽带、控制灵活、体积小、功耗低和成本低等优点,为现代雷达、电子干扰与对抗等电子系统提供了低成本、低功耗和高性能的频率合成器解决方案.参考文献【相关文献】[1] 刘永智, 鲍景富, 高树廷. 一种宽带频率综合器的设计与实现[J].中国电子科学研究院学报, 2011, 6(1): 24-27.LIU Y Z, BAO J F, GAO S T. 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基于HMC703的宽带低相噪低杂散频率合成器设计
作者：张兰刘玉宝吴国乔赵伟张燕
来源：《现代电子技术》2014年第01期
摘要：主要介绍了基于HMC703锁相环芯片的400～1 000 MHz宽带低相噪低杂散频率合成器的软硬件设计方案，给出了相位噪声软件仿真曲线和实际测试得到的曲线，调试实验结果表明，该设计较好地达到了预期指标要求，还给出了部分软件控制代码，对于使用该芯片的用户起到一定的指导意义。
关键词： HMC703；锁相环；频率合成器设计； C8051F121
中图分类号： TN74⁃34 文献标识码： A 文章编号： 1004⁃373X（2014）01⁃0093⁃03
引言
频率合成器技术是现代无线通信中的关键技术之一，很多现代电子设备和系统的功能实现，都直接依赖于所用频率合成器的性能。
它的作用是产生与基准参考频率具有同样高精度和稳定度的离散频率信号，作为各种收发信机的本振信号。
它的实现方式有四种：直接模拟合成器（DAS）、直接数字式合成器（DDS），锁相环频率合成器（PLL⁃FS）、延迟锁相环频率合成器（DLL⁃FS）。
本文基于HMC703芯片，设计了一款接收机上用的低相噪低杂散的锁相环频率合成器，其中软件控制部分使用的是C8051F121单片机芯片。
1 HMC703芯片功能特点
HMC703LP4E分数频综芯片是最新的PLL+VCO产品，这个平台具有业界最好的相噪和杂散性能。
能够在实现高阶调制方案的同时减小高性能无线电中的阻塞效应。
另外，HMC703LP4E具有频率扫描和调制特性、外部触发、双缓冲、精确频率控制、相位调制以及更多功能。
同时其管脚与HMC700LP4E锁相环芯片兼容。
精确频率模式具有一个24 b小数模数器，提供0 Hz频率误差和极低信道噪声的小数频率。
串行接口提供读回功能并且与多种协议兼容。
2 基于HMC703芯片的低相噪低杂散频率合
成器设计
2.1 锁相环频率合成器的基本原理
锁相环是将接收到的信号的频率和相位，通过负反馈的方式，使得设备内其他电路的本真信号能够与它同步，达到频率和相位的同步，以便后面的鉴相、鉴频等的正确工作。
锁相环频率合成器主要包括：鉴相器（PD）、环路滤波器（LF）、电压控制振荡器（VCO）和可编程[N]分频器。
系统框图如图1所示。