《数字集成电路设计》[课件-第五章5.4.1-5.4.2]

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3 2.5 2 1.5 1 0.5 0 -0.5 0
?
tpHL
CGD of Inverter
CLHL=6.1fF
CLLH=6.0fF Reqp=31kΩ (W/L)p=4.5
Vin
=31.7ps tpLH
Vout
VDD=2.5V Reqn=13kΩ (W/L)n=1.5
V
out
(V)
=39.9ps
0.5
Inverter
• 扩散电容Cdb1和Cdb2
漏和体之间的电容来自反向偏置的pn结。这样的电容是高 度非线性的,并且在很大程度上取决于所加的电压。
可用一个线性电容来代替非线性电容,使这个线性电容在
所关注的电压范围内的电荷变化与非线性电容相同。 Ceq = KeqCj0
(零偏结电容)
0m Keq 0 Vhigh 1m 0 Vhigh 1m Vhigh Vlow 1 m
减小门传播延时
• 减小 CL :门本身的扩散电容,互联线电容和扇出 电容(版图优化,尽量减小漏区面积) • 增加晶体管的 W/L :增加晶体管尺寸也增加扩散 电容,因而增加了CL。一旦本征电容开始超过由连 线和扇出构成的外部负载,增加门的尺寸就不能再 对减少延时有帮助
• 提高VDD:以能量损耗来换取性能,但电压超过一 定程度后改善就会非常有限。氧化层击穿、热电子 效应限制了电源电压
Inverter
CL (Cdp1 Cdn1 ) (Cgp 2 Cgn 2 ) CW
当 β=(W/L)p/(W/L)n,所有晶体管电容以近似相同比例扩大
CL (1 )(Cdn1 Cgn 2 ) CW
由式(5.20)
t p 0.3451 Cdn1 Cgn 2 CW Reqn 1 r
忽略了栅漏电容上的密勒效应(对精度影响较小)。
2. 近似认为所连接门的沟道电容在我们所关注的时间内保持不 变。(工作状态差异:Pic3.31)忽略电容的这一变化会使估 计值产生大约10%的误差,但对一阶分析是可以接受的。 例5.4
本征电容:由扩散电容和覆盖电容组成
外部负载电容:由导线和所连接的门组成
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Inverter
Cint包括扩散电容和密勒电容,均正比于晶体管宽度W S 尺寸因子:
Cint SCiref
Req Rref / S
t p 0.69(Rref / S )(SCiref )(1 Cext /(SCiref ))
© Digital Integrated Circuits2nd Inverter
两个完全相同的CMOS反相器串联, 第一个门的负载电容可近似为:
VDD
Inv 1
Inv 2
CL (Cdp1 Cdn1 ) (Cgp 2 Cgn 2 ) CW
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值 fF(H→L) 0.23
值 fF(L→H) 0.23 0.61 0.90 1.15 0.76 2.28 0.12
3 fF
0.61 0.66 1.5 0.76 2.28 0.12
2.89 fF
3.16 fF
3.16 fF
CL
6.16
6.05
本征电容=外部负载电容 Cgd1+Cgd2+Cdb1+Cdb2=Cg3+Cg4+Cw
瞬态响应SPICE模拟结果
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模拟延时大于估计延时!!
Inverter
如何优化门延时
联立式5.17和5.18,忽略沟长调制,可得tpHL
5.5 5 4.5 4 3.5 3 2.5 2 1.5 1 0.8
t (normalized)
当 VDD 接近 2VT时,tp 将会迅速增加
Inverter
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CMOS Inverters
VDD
PMOS 9l/2l
5+5+9=19 λ (PD) 5×9 λ2=45λ2(AD)
0.25 mm =2l Out Metal1 In
42 λ2
Polysilicon
NMOS 3l/2l
这一分析假设等效的负载电容对于由高至低及由低至高的翻转 近似相同
反相器总传播延时 tp = 0.69 CL (Reqn+Reqp)/2
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相同的上升/下降延时可通过 使(Reqn=Reqp)实现
Inverter
EXP5.5: 0.25 um 反相器 的传播延时
CL Cint Cext
t p 0.69Req (Cint Cext ) 0.69ReqCint (1 Cext / Cint ) t p0 (1 Cext / Cint )
本征延时
t p 0 0.69ReqCint
b. 晶体管尺寸如何影响门的性能?
---首先必须建立起上式中的各种参数和尺寸系数S之间的关系 尺寸系数S — 将反相器的晶体管尺寸最小尺寸反相器的晶体 管大小联系起来。
P141- Fig 5.13 Vin理想电压源驱动,连至输出节点的电容CL
栅漏电容Cgd12
扩散电容Cdb1和Cdb2 连线电容Cw 扇出的栅电容Cg3 和Cg4
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Inverter
• 栅漏电容Cgd12 在输出过渡的前半部,M1和M2不是断开就是处在饱和模式,
t p
C W r r 1 C C dn1 gn 2

tp = 0.69 CL (Reqn+Reqp)/2

r=Reqp/Reqn : 尺寸完全相同的PMOS和NMOS晶体管的电阻比
0
opt
忽略导线电容:
Cdn1 Cgn 2 CW
opt r
多数情况下,电路中
VDD VTn VDSATn / 2
上述条件下,延时基本 与电源电压无关
p
t pHL 0.52
1 1.2 1.4 1.6 1.8 2 2.2 2.4
CL (W / L) n k 'n VDSATn
V
DD
(V)
CMOS反相器传播延时与电源电压关系 © Digital Integrated Circuits2nd Inverter
5
p
3.5
3 1
1.5
2
2.5
3

3.5
4
4.5
1.9
2.4
模拟得到的 CMOS 反相器传播 延时与PMOS对NMOS管比值 的关系
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Inverter
2. 考虑性能时反相器尺寸的确定 (反相器具有相同的tpLH and tpHL)
a. 负载电容包括
1 t (sec)
1.5
2 x 10
2.5
-10
13k t pHL 0.69 6.1 fF 36 ps 1 . 5 31k t pLH 0.69 6.0 fF 29 ps 4 . 5 36 29 tp 32.5 ps 2
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Inverter
Exam5.7 : 考虑性能时反相器尺寸的确定
3.8 3.6 3.4 3.2 3 2.8 2.6 2.4 2.2 2 2 4 6 8 S 10 12 14 x 10
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5.4.2 传播延时:一阶分析
CMOS 反相器延时分析: Approach 1
VDDБайду номын сангаас
对电容充放电电流积分
C L (v ) tp dv CL和i是V的非线性函数 i (v ) v1
Vout
v2
Iav
CL
t pHL= C
GND
4×4 λ2 19 λ2(AD) + 3×1 λ2 5+4+4+1+1=15 λ(PD)
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Inverter
电容 Cgd1 Cgd2 Cdb1 Cdb2 Cg3 Cg4 Cw
表达式 2CGDOnWn 2CGDOpWp KeqnADnCj+KeqswnPDnCjsw KeqpADpCj+KeqswpPDpCjsw CGDOnWn+CGSOnWn+COXWnLn CGDOpWp+CGSOpWp+COXWpLp 提取参数
• 扇出的栅电容Cg3和Cg4 Cfan-out=Cgate(NMOS)+Cgate(PMOS) 在两方面进行简化: 1. 它假设栅电容的所有部分都连在 Vout 和 GND(VDD) 之间,并
CGSOn CGDOn Wn LnCox CGSOp CGDOp Wp LpCox
Cgd12只包括M1和M2的覆盖电容,沟道电容不起作用(处于栅-体
或栅-源之间)。 集总电容模型要求用接地电容来代替浮空的栅漏电容,通过
密勒效应实现:一个在其两端经历大小相同但相位相反的电压
摆幅的电容可以用一个两倍于该电容值的接地电容代替。 P141- Fig 5.14 Cgd=2Cgd0W
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5.4 动态特性:
传输延迟
反相器传播延时取决于它分 别通过 PMOS 和 NMOS 管充电和放 电负载电容所需要的时间。 使 CL 尽可能小是实现高性能 CMOS电路的关键。
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Inverter
5.4.1. 计算电容值
非线性导致计算复杂 — 假设所有的电容一起集总成一个单 个的电容CL,位于Vout和GND之间
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5.4.3. 从设计角度考虑传播延时
1. NMOS/PMOS • 宽度比为 3~3.5可以获得对称的 VTC 和相同的传播 延时,但并不意味着同时得到最小的总传播延时。 • 当对称性和噪声容限不是主要考虑因素时,可通 过减小 PMOS 器件的宽度来加快反相器的速度 — PMOS 较宽虽然可以增加充电电流,改善反相器的 tpLH,但由于产生较大的寄生电容,从而使tpHL变差 • 当两个相反的效应存在时,必定存在一个晶体管 的宽度比使反相器的传播延时最小。


结电容用一个线性电容来代替,电压和电流波形会有微小
误差,但该简化对逻辑延时没有明显的影响。例5.3 P20-Pic1.19
• 连线电容 由连线引起的电容取决于连线的长度和宽度,并且与扇出
离开驱动门的距离和扇出门的数目有关。
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Vswing /2 Iav
Vin = V DD © Digital Integrated Circuits2nd Inverter
CMOS 反相器延时分析: Approach 2
VDD
例3.8 MOS管平均导通电阻Req
Vout CL Req
一阶线性RC电路
tpHL = f(R eq.CL) = 0.69 R
Cext Cext 0.69Rref Ciref (1 ) t p 0 (1 ) SCiref SCiref
• 反相器的本证延时tp0与门的尺寸无关,只取决于工艺和反相器的版图。
当无外部负载时,门驱动强度的提高被相应增加的电容抵消; • 无穷大的S可以消除任何外部负载的影响,但实际上,任何比 Cext / Cint 大得多的尺寸系数S均会增加门所占尺寸。
Vin = VDD
eq
CL
Inverter
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延时
由一个电压阶跃激励时,电路的传播延时正比于这个电路的下 拉电阻和负载电容形成的时间常数
t pHL ln(2) ReqnCL 0.69ReqnCL
由低至高的传播延时
t pLH ln(2) ReqpCL 0.69ReqpCL
Inverter
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Exam 5.6
5 x 10
-11
延时: NMOS/PMOS
•β=2.4 (31k/13k) [Table 3.3]反相 器可得到对称的瞬态响应
4.5
tpLH
t (sec)
tpHL
tp
4
• 由 opt r 最优性能值为1.6 • 由左图, 1.9 为最优点, 该处tp最小
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