EDA实验学生常见问题汇总

EDA实验学生常见问题汇总
1.EDA软件的安装目录，新建的工程所在的路径和文件夹不能用中文，也不能有空格；
2.文件名字与模块的名字最好保持一致，这样可以在不打开文件的情况下便可以知道模块名字；
3.改变字体和颜色操作：tools→edit preference;
4.文件类型应选成verilog,不是默认的VHDL;如图1：
图1
4.软件提示错误在第几行，错误不一定就在那一行，应该上下几行来回看看；
5.设计文件和测试文件都通过编译不一定能启动仿真，modelsim编译是以文件为单位，只局限于在当前文件中没有语法错误；例如：测试程序中把要调用的设计模块名字不小心写错了，或者端口连接出现错误等，编译通过，但是启动仿真失败；
6.如图2所示：work库下的ALU和tb_ALU都是模块名，而不是文件名；
Enable optimization一定不要选中（默认状态下是选中），否则仿真会出错；
图2
7.编译时通过了，但是启动仿真时失败了，一般是模块之间的连接出现了错误；
8.再次打开原来所建的工程的方法：file→open,打开后缀为.mpf的文件（注意要打开的文件的文件类型应该选为.mpf),如图3所示：
图3
9.测试文件的模块名字后面的括号里应该为空，不能出现端口名字；
10.观察波形时要注意出现的不定态和高阻态，对其出现的原因进行分析；
11.每一个鼠标操作都对应一个命令，可以去Transcript窗口查看；。