IC的ESD测试

第一章簡介 (Introduction) 在互補式金氧半(CMOS)積體電路中，隨著量產製程
的演進，元件的尺寸已縮減到深次微米(deep-submicron)階
段，以增進積體電路(IC)的性能及運算速度，以及降低每
顆晶片的製造成本。

但隨著元件尺寸的縮減，卻出現一些
可靠度的問題。

在次微米技術中，為了克服所謂熱載子(Hot-Carrier)問
題而發展出LDD(Lightly-Doped Drain)製程與結構; 為了降低CMOS元件汲極(drain)與源極(source)的寄生電阻(sheet resistance) Rs 與 Rd，而發展出Silicide製程; 為了降低 CMOS 元件閘級的寄生電阻 Rg，而發展出 Polycide 製程 ; 在更進
步的製程中把Silicide 與 Polycide 一起製造，而發展出所謂Salicide 製程。

在 1.0微米(含)以下的先進製程都使用上述幾種重要的
製程技術，以提昇積體電路的運算速度及可靠度。

CMOS
製程技術的演進如表1-1所示，其元件結構示意圖如圖1-1
所示。

(Silicide)
圖1-1
但是，CMOS 元件因為上述先進的製程技術以及縮得更小的元件尺寸，使得次微米CMOS積體電路對靜電放電(Electrostatic Discharge ESD)的防護能力下降很多。

但外界環境中所產生的靜電並未減少，故CMOS積體電路因ESD
而損傷的情形更形嚴重。

舉例來說，當一常用的輸出緩衝
級(output buffer)元件的通道寬度(channel width)固定在300 微米( m)，用2微米傳統技術製造的NMOS元件可耐壓超過
3千伏特(人體放電模式)；用1微米製程加上LDD技術來製
造的元件，其ESD耐壓度不到2 千伏特；用 1 微米製程加
上 LDD 及 Silicide 技術來製造的元件，其 ESD 耐壓度僅約
1 千伏特左右而已。

由此可知，就算元件的尺寸大小不變
，因製程的先進，元件的 ESD 防護能力亦大幅地滑落；就
算把元件的尺寸加大，其 ESD 耐壓度不見得成正比地被提
昇，元件尺寸增大相對地所佔的佈局面積也被增大，整個
晶片大小也會被增大，其對靜電放電的承受能力卻反而嚴
重地下降，許多深次微米 CMOS 積體電路產品都面臨了這
個棘手的問題。

但是，CMOS 積體電路對靜電放電防護能
力的規格確沒有變化，積體電路產品的 ESD 規格如表 1-2
所示。

因此，在這個網站裡，我們將教導您有關積體電路的ESD知識，並介紹積體電路的 ESD 規格標準以及積體電路產品的ESD測試方法；再來，我們將教導您有關積體電路
的各種ESD防護設計，其相關技術含括製程 (Process)、元件(Device)、電路 (Circuits) 、系統 (Systems) 、以及測量(Measurement) 。

這些相關技術的介紹及設計實例的說明，必能協助您解決貴公司積體電路產品所遭遇到的 ESD問題第二章靜電放電的模式以及工業測試標準因ESD產生的原因及其對積體電路放電的方式不同，ESD目前被分類為下列四類:
(1) 人體放電模式 (Human-Body Model, HBM)
(2) 機器放電模式 (Machine Model, MM)
(3) 元件充電模式 (Charged-Device Model, CDM)
(4) 電場感應模式 (Field-Induced Model, FIM)
本章節即對此四類靜電放電現象詳加說明，並比較各類放
電現象的電流大小
2.1 人體放電模式 (Human-Body Model, HBM) :
人體放電模式(HBM)的ESD是指因人體在地上走動磨
擦或其他因素在人體上已累積了靜電，當此人去碰觸到IC 時，人體上的靜電便會經由IC的腳(pin)而進入IC內，再經由IC放電到地去，如圖2.1-1(a)所示。

此放電的過程會在短到幾百毫微秒(ns)的時間內產生數安培的瞬間放電電流，此電流會把IC內的元件給燒毀。

不同HBM靜電電壓相對產生的瞬間放電電流與時間的關係顯示於圖2.1-1(b)。

對一般商用IC的2-KV ESD放電電壓而言，其瞬間放電電流的尖峰
值大約是1.33 安培。

圖2.1-1(a) HBM的ESD發生情形
圖2.1-1(b) 在不同HBM靜電電壓下，其靜電放電之電流與時間的關係有關於HBM的ESD已有工業測試的標準，為現今各國用來判斷IC之ESD可靠度的重要依據。

圖2.1-2顯示此工業
標準 (MIL-STD-883C method 3015.7)的等效電路圖，其中人
體的等效電容定為100pF，人體的等效放電電阻定為1.5K
Ω。

另外在國際電子工業標準(EIA/JEDEC STANDARD)中
，亦對此人體放電模式訂定測試規範(EIA/JESD22-A114-A)
，詳細情形請參閱該工業標準。

CLASSIFICATION Sensitivity
Class 1 0 to 1,999 Volts
Class 2 2,000 to 3,999 Volts
Class 3 4,000 to 15,999 Volts
圖
2.2 機器放電模式 (Machine Model, MM)
機器放電模式的ESD是指機器(例如機械手臂)本身累積了靜電，當此機器去碰觸到IC時，該靜電便經由IC的pin放
電。

此機器放電模式的工業測試標準為 EIAJ-IC-121 method
20，其等效電路圖如圖2.2-1所示。

圖2.2-1 機器放電模式(MM)的工業標準測試等效電路及其耐壓能力等級分類的等效電阻為0Ω，但其等效電容定為200pF。

由於機器放
電模式的等效電阻為0，故其放電的過程更短，在幾毫微
秒到幾十毫微秒之內會有數安培的瞬間放電電流產生。

有
關2-KV HBM與200-V MM的放電電流比較，顯示於圖2.2-2
中。

雖然HBM的電壓2 KV比MM的電壓200V來得大，但是200-V MM的放電電流卻比2-KV HBM的放電電流來得大很
多，因此機器放電模式對IC的破壞力更大。

在圖2.2-2中，
該200-V MM的放電電流波形有上下振動(Ring)的情形，是
因為測試機台導線的雜散等效電感與電容互相耦合而引起
的。

圖2.2-2 人體放電模式(2-KV) 與機器放電模式(200V) 放電電流的比較圖亦對此機器放電模式訂定測試規範 (EIA/JESD22-A115-A)
，詳細情形請參閱該工業標準。

2.3 元件充電模式 (Charged-Device Model, CDM)
此放電模式是指IC先因磨擦或其他因素而在IC內部累積了靜電，但在靜電累積的過程中IC並未被損傷。

此帶有
靜電的IC在處理過程中，當其pin去碰觸到接地面時，IC內
部的靜電便會經由pin自IC內部流出來，而造成了放電的現
象。

此種模式的放電時間更短，僅約幾毫微秒之內，而且放電現象更難以真實的被模擬。

因為IC內部累積的靜電會
因IC元件本身對地的等效電容而變，IC擺放的角度與位置
以及IC所用的包裝型式都會造成不同的等效電容。

由於具
有多項變化因素難定，因此，有關此模式放電的工業測試
標準仍在協議中，但已有此類測試機台在銷售中。

該元件
充電模式(CDM) ESD可能發生的原因及放電的情形顯示於
圖2.3-1(a)與圖2.3-1(b)中。

該元件充電模式靜電放電的等效電路圖顯示於圖2.3-2(a)中。

IC在名種角度擺放下的等效電容值顯示於圖2.3-2(b)中，此電容值會導致不同的靜電電量
累積於IC內部。

圖2.3-1(a) Charged-Device Mode靜電放電可能發生的情形。

IC自IC管中滑出後，帶電的IC腳接觸接到地面而形成放電現象。

圖2.3-1(b) Charged-Device Mode靜電放電可能發生的情形。

IC自IC管中滑出後，IC腳朝上，但經由接地的金屬工具而放電。

圖2.3-2(a) Charged-Device Model靜電放電的等效電路圖
圖2.3-2(b) IC在各種角度下的等效雜散電容值
有關2-KV HBM, 200-V MM, 與1-KV CDM的放電電流
比較，顯示於圖2.3-3中。

其中，該1-KV CDM的放電電流
在不到1ns的時間內，便已衝到約15安培的尖峰值，但其
放電的總時段約在10ns的時間內便結束。

此種放電現象更
易造成積體電路的損傷。

圖2.3-3人體放電模式(2-KV)，機器放電模式(200V)，與元件充電模式(1-KV)
放電電流的比較圖。

2.4 電場感應模式(Field-Induced Model, FIM)
此FIM模式的靜電放電發生是因電場感應而起的。

當IC因輸送帶或其他因素而經過一電場時，其相對極性的電
荷可能會自一些IC腳而排放掉，等IC通過電場之後，IC本
身便累積了靜電荷，此靜電荷會以類似CDM的模式放電出
來。

有關FIM的放電模式早在雙載子(bipolar)電晶體時代就
已被發現，現今已有工業測試標準。

在國際電子工業標準
(EIA/JEDEC STANDARD) 中，亦已對此電場感應模式訂定
測試規範 (JESD22-C101)，詳細情形請參閱該工業標準。

另外在國際電子工業標準 (EIA/JEDEC STANDARD) 中，
因為大多數機器都是用金屬製造的，其機器放電模式
第三章靜電放電的測試在了解靜電放電的模式後，正本清源的工作只做了一
半，接下來必需了解靜電放電如何影響IC內部，而靜電放
電電流如何在IC中流竄是有一脈絡可循，針對各pin間做交
叉放電分析是最基本的測試方式，但並非胡亂交叉測試就
能得到結論，必需有一套正確而快速的測試方法做為測試
的準則。

但IC對靜電有一定的承受能力，想得知IC的靜電
耐受力，在做測試分析時需有一套正確的判斷標準，否則
光有測試方法而無判讀方法也徒枉然。

在本章中，將對靜
電放電的測試及判讀做一介紹。

3.1 靜電放電測試組合
3.1.1 I/O Pin的靜電放電測試
靜電的累積可能是正的或負的電荷，因此靜電放電測
試對同一IC腳而言是具有正與負兩種極性。

對每一I/O (
Input or Output) Pin而言，HBM與MM靜電放電對IC的放電，
有下列四種ESD測試組合，其等效電路示意圖如圖3.1-1所
示。

圖3.1-1 I/O Pin 的靜電放電測試組合
1.PS-mode:VSS腳接地，正的ESD電壓出現在該I/O
腳對VSS腳放電，此時VDD與其他腳皆浮接；
2.NS-mode:VSS腳接地，負的ESD電壓出現在該I/O
腳對VSS腳放電，此時VDD與其他腳皆浮接；
3.PD-mode:VDD腳接地，正的ESD電壓出現在該I/O
腳對VDD腳放電，此時VSS與其他腳皆浮接；
4.ND-mode:VDD腳接地，負的ESD電壓出現在該I/O
腳對VDD腳放電，此時VDD與其他腳浮接。

3.1.2 Pin-to-Pin的靜電放電測試
但靜電放電可能出現在IC的任何兩隻腳之間，若該兩隻腳之間無直接的相關電路，唯一共同使用的是VDD與
VSS電源線相連接。

ESD發生在不相干的兩支IC腳之間時
，靜電放電電流會先經由某部份的電路跑到VDD或VSS電
源線上，再由VDD或VSS電源連接線跑到另一支IC腳，再由那支IC腳流出IC之外。

若每一IC的每兩腳之間都要做測試，那麼一顆40 pin的IC便要有1560種排列組合的ESD測試，這太浪費測試時間。

因此，改良式的測試方法如圖3.1-2 所示，即所謂的Pin-to-Pin 測試。

在該Pin-to-Pin 測試組合中，亦由於靜電放電的正負極性而分成兩種測試模式 :
圖3.1-2 Pin-to-Pin 的靜電放電測試組合
1.Positive-mode:正的ESD電壓出現在某一I/O 腳，
此時所有其他I/O 腳皆一起接地，但所有的VDD腳
與VSS腳皆浮接；
2.Negative-mode:負的ESD電壓出現在某一I/O 腳，
此時所有其他I/O 腳皆一起接地，但所有的VDD腳
與VSS腳皆浮接。

3.1.3 VDD-to-VSS的靜電放電測試
靜電放電也可能發生在VDD腳與VSS腳之間，因此對VDD腳與VSS腳有下列的ESD測試組合，其等效電路示意
圖如圖3.1-3所示。

圖3.1-3 VDD-to-VSS 的靜電放電測試組合
1.Positive-mode:正的ESD電壓出現在VDD腳，
此時VSS腳接地，但所有I/O 腳皆浮接；
2.Negative-mode:負的ESD電壓出現在VDD腳，
此時VSS腳接地，但所有I/O 腳皆浮接。

3.1.4 Analog Pin的靜電放電測試
在類比(Analog) IC內常有差動輸入級(Differential Pair) ，例如運算放大器(OP AMP) 的輸入級，如果該差動輸
入級的正負輸入端都連接到IC的Pin時，這兩支輸入腳要
另外單獨做靜電放電測試，以驗證該兩支輸入腳所連接
的差動輸入級會不會被靜電放電所破壞，其等效電路示
意圖如圖3.1-4所示。

圖3.1-4 Analog Pin 的靜電放電測試組合
1.Positive-mode:正的ESD電壓出現在差動輸入級的正
輸入腳位，此時差動輸入級的負輸入腳接地，但其他
所有I/O 腳以及VDD與
VSS腳皆浮接；
2.Negative-mode:負的ESD電壓出現在差動輸入級的正
輸入腳位，此時差動輸入級的負輸入腳接地，但其他
所有I/O 腳以及VDD與VSS腳皆浮接。

3.1.5 CDM的靜電放電測試
由於元件充電模式(CDM)的靜電放電機制與前述的HBM及MM 放電機制不同，因此CDM的靜電放電測試如
圖3.1-5所示。

首先，靜電電壓被充入該積體電路的基體
之中，並儲存在其基體之中，為避免充電過程造成IC損
傷，因此充電電壓必須經由一高電阻值(10MΩ以上)的限
流電阻對IC基體充電，對P型基體之IC而言，VSS腳位是
含連接到其基體，因此該充電電壓是經由該限流電阻對
IC的VSS腳充電。

當IC充電之後，IC本身即便帶有正極性
的或負極性的電壓，該IC的其他腳位(包括Input, Output, I/O, 以及VDD腳位)再分別接地放電，以完成CDM的靜電放電測試。

由腳位接地放電的方式，CDM又可分為socketed以及non-socketed兩種，其中socketed的CDM放電是指該腳位接地放電時是經由IC插座與relay開關而接地的。

而non-socketed的CDM放電是把帶電的IC在浮接狀態下
，經由放電探棒(discharge bar)而直接接地放電。

這兩種放電方式的CDM測試機台都已有商業產品在銷售。

圖3.1-5 元件充電模式的靜電放電測試組合
1.Positive-mode:整顆IC處於浮接狀態， IC的基體
(Substrate)先被充電而具有正極性的電壓，然後該
IC的任一腳位以直接接地的方式放電；
2.Negative-mode:整顆IC處於浮接狀態， IC的基體
(Substrate)先被充電而具有負極性的電壓，然後該
IC的任一腳位以直接接地的方式放電。

3.2 靜電放電測試方式
在每一測試模式下，IC的該測試腳先被打上(Zap)某一ESD電壓，而且在同一ESD電壓下，IC的該測試腳必須要
被Zap三次，每次Zap之間的時間間隔約一秒鐘，Zap三次之後再觀看該測試腳是否己被ESD所損壞，若IC尚未被損壞
則調昇ESD的電壓，再Zap三次。

此ESD電壓由小而逐漸增大，如此重覆下去，直到該IC腳己被ESD所損壞，此時造
成IC該測試腳損壞的ESD測試電壓稱為『靜電放電故障臨界電壓 (ESD failure threshold)』。

如果每次調昇的ESD測試電壓調幅太小，則測試到IC 腳損壞要經過多次的ESD放電，增長測試時間; 若每次調昇的ESD測試電壓太大，則難以較精確測出該IC腳的ESD耐
壓能力。

因此，有一測試經驗法則如表3.2-1所示，當ESD 測試電壓低於1千伏特時，每次ESD電壓增加量為50V(或100V)；當ESD測試電壓高於1千伏特時，每次ESD電壓增
加量為100V(或250V)。

而ESD測試的起始電壓則從平均
ESD故障臨界電壓的70%開始。

表3.2-1 ESD 測試法則
例如，某一IC的人體放電模式(HBM) ESD耐壓大概平均在2000V左右，那麼起始測試電壓約為1400V開始。

測
試時，1400V的ESD電壓 Zap到IC的某一腳去(相對的VDD
或VSS腳要接地)，測三次1400V的ESD放電，若該IC腳尚
未被損壞，則調昇ESD電壓到1500V，此1500V的ESD電壓
再打到該IC腳三次，若該IC腳尚未被損壞，則再調昇ESD
電壓到1600V，依此類推，直到該IC腳被靜電放電所損壞
為止。

我們來估算一下，一顆40pin的IC (38支I/O，1支VDD ，1支VSS)，其人體放電模式(HBM)自1400V 測到2000V，
每次ESD電壓增加量為100V的情形下，所要測試的次數：
每一測試腳在變化ESD電壓之下的Zap次數= [(2000-1400)/ 100+ 1] ×3=21次；每一支Input/Output腳的測試組合 = 4種 ( 如圖3.1-1所示)；38支Input/output腳的總測試次數=38支×4 種×21次= 3192次；Pin-to-Pin 靜電放電測試(如圖3.1-2所示) 之次數=38支×2種×21次=1596次；VDD-to-VSS靜電放電測
試(如圖3.1-3所示)之次數=1支×2種×21=42次；故該40腳位
IC的ESD(1400~2000V)總測試次數= 4830次。

由上述的簡單估算可知，一具有40腳位的IC，只從14 00V測到2000V，每一次電壓調昇100V，則要4830次的ESD 放電測試。

而在實際情形，IC腳的耐壓度可能每一支都不相同，要真正測出每一支腳的ESD耐壓程度，則所需測試次數會遠超過上述的數字。

因此適度放寬每次ESD電壓調
昇的幅度(自100V→250V)可以減少測試的次數及時間。

以上所談的ESD測試次數是指HBM測試，若該IC也要做MM以及CDM的ESD測試，則還要再加上MM及CDM的
ESD測試次數。

3.3.3 靜電放電故障判斷
IC經由ESD測試後，要判斷其是否已被ESD所破壞，
以便決定是否要再進一步測試下去，但是如何判定該IC已被ESD所損壞了呢？常見的有下述三種方法：
１‧絕對漏電流：當IC被ESD測試後，其Input/Output腳的漏電電流超過1μA(或10μA)。

漏電電流會隨所加的偏
壓大小增加而增加，在測漏電電流時所加的偏壓有人用5.5V(VDDX1.1)，也有人用7V(VDDX1.4)。

２‧相對I-V漂移：當IC被ESD測試後，自Input/Ouput腳看進IC內部的I-V特性曲線漂移量在30% (20%或40%)。

３‧功能觀測法: 先把功能正常且符合規格之IC的每一支腳依測試組合打上某一電壓準位的ESD測試電壓，再
拿去測試其功能是否仍符合原來的規格。

用不同的故障判定準則，對同一IC而言，可能會有差距頗大的ESD故障臨界電壓。

因此ESD故障臨界電壓要在有註明其故障判定準則條件之下，才顯得有意義！
3.4 靜電放電測試結果的判讀
表3.4-1 某一IC的ESD測試實際結果
(單位 : V)
表3.4-1為一IC之ESD測試結果，測試腳4是VDD，測試腳17為VSS，其他為Input或Output腳。

表中"OK"表示其
ESD耐壓超過8KV以上。

對Input/Output腳有四種測試模式
，我們看第7腳，其ESD耐壓分別為4250V(PD-mode)，-500 V(ND-mode)，4000V(PS-mode)，以及 -5750V(NS-mode)，
此第7腳的靜電放電故障臨界電壓(ESD failure threshold)定義為其四種測試模式下的最低值，即此第7腳的ESD failure threshold為500V。

另外，我們再看第11腳，其ESD耐壓分別為7250(PD-mode)，超過8000V(ND-mode)，7250(PS- mode)，以及超過8000V(NS-mode)，此第11腳的ESD failure threshold為7250V。

依此類推，每一腳都有其ESD failure threshold。

而此顆IC的ESD failure threshold定義為所有IC腳中ESD failure threshold最小的那個電壓值，因此，該顆IC的ESD failure threshold僅達500V。

即使有些腳的ESD耐壓可達七千多伏特，這顆IC的靜電放電故障臨界電壓仍定義為500
V。

因此，靜電放電防護電路的設計，要能夠提昇IC所有腳位的靜電放電故障臨界電壓，而不是只提昇某幾支腳位
的靜電放電防護能力而已。

IC製程特性有時會有小幅的(10%) 漂移，因此每顆IC 之間的特性可能會有些微的不同，其ESD耐壓特性也可能
會有差異。

要有意義的產品品質管制，在一批相同的IC中
，要隨機取樣一些IC做ESD耐壓測試，在每樣測試中所挑
選的IC數目至少大於5顆。

在這些ESD耐壓測試的IC中，每
一顆都可找出該顆IC的ESD failure threshold，可能每一顆之
間的ESD failure threshold都不太相同，這時我們定義其中最
低的ESD failure threshold為該批IC的ESD failure threshold。

當取樣的數目越多，該批IC的ESD failure threshold越精確。

由上所述，ESD測試從每一支腳的測試組合，每一顆IC的測試方法，一直到整批IC ESD故障臨界電壓的判定，
都給我們一個很重要的概念，ESD protection不是一支腳的
問題，而是整批IC的問題。

因此靜電放電防護要有效用，
就必須考慮到各種ESD情形下，靜電放電電流在IC內部流
動的路徑。