数字电路技术题目解答第三部分共10题

数字电路技术题目解答第三部分共10题
【题目1】：如何分析小规模集成门组成的组合逻辑电路？
【相关知识】：逻辑电路图、真值表、逻辑函数的逻辑关系等。

【解题方法】：根据已知的逻辑电路，写出输出逻辑函数表达式，列出电路的真值表，从而找出电路能完成的逻辑功能。

【解答过程】：组合逻辑电路的分析是要求根据给定的逻辑电路图，找出输出逻辑函数与输入逻辑变量之间的逻辑关系，确定电路能完成的逻辑功能。

分析方法：根据已知的逻辑电路，写出输出逻辑函数表达式，列出电路的真值表，从而找出电路能完成的逻辑功能。

在数字系统中，组合逻辑电路的分析是最基本、最简单，也是必须熟练掌握的学习内容。

在分析一个逻辑电路之前，首先应根据组合逻辑电路的电路结构特点，确认是组合逻辑电路以后再进行。

分析组合逻辑电路的一般步骤是：（1）用符号或逻辑表达式有序地标出图中各个门的输出；
（2）从输入到输出逐级写出每个门的输出逻辑函数表达式，也可由输出向输入逐级反推导，最后得到以输入变量表示的输出逻辑函数表达式；
（3）化简或变换已得到的输出逻辑函数表达式，列出真值表；
（4）根据输出逻辑函数表达式或真值表，确定所分析电路的逻辑功能。

现举例说明。

例．分析图1所示电路，写出其输出和的逻辑函数表达式，列出真值表，指出电路完成的逻辑功能。

解：（1）此电路由两个与或非门和三个非门组成。

图中Ai、Bi、Ci是三个输入变量，和是两个输出逻辑函数。

根据图1写出和的逻辑表达式为：
（2）根据上式列出真值表：
（3）根据真值表可以看出，此电路具有全加器的逻辑功能。

Ai和B是本位的全加和，是向相邻高位的进位。

【题目2】：如何用小规模集成门电路设计组合逻辑电路？
【相关知识】：命题的逻辑抽象、真值表、与或表达式、逻辑函数的化简与变换等。

【解题方法】：根据给定的逻辑命题所提出的功能要求，用相应的门电路来实现。

【解答过程】：电路的设计与分析是一个相反的过程。

设计时应根据给定的逻辑命题所提出的功能要求，按照设计的步骤逐步实现。

组合逻辑电路的设计步骤大致如下：
(1)进行逻辑抽象。

首先应仔细分析所给定的逻辑命题的因果关系，将引起事件发生的原因，确定为输入的逻辑变量，将事件所产生的各种结果，作为输出逻辑函数，并给输入逻辑变量和输出逻辑函数分别以逻辑0和逻辑1给以赋值，然后将输入变量各种取值组合和逻辑函数值之间的关系列成真值表。

（2）根据真值表写出逻辑函数的与或表达式，根据实际要求，再对逻辑函数表达式进行化简与变换。

若用门电路来实现，则简化电路可减少使用门的个数。

若用中规模集成电路和专用集成电路ASIC来实现，有时直接用标准式，有时则要将逻辑函数表达式变换成选用电路所要求的形式。

（3）根据化简和变换后的逻辑函数表达式画出逻辑图。

下面举例说明。

例．试设计一个一位二进制数的全减器，设A为被减数，B为减数，为低位来的借位信号，D为差数，为向高位的借位信号。

并用与非门实现。

解：先找出输出和输入之间的逻辑关系，将所有可能的情况列成真值表，再根据真值表写出逻辑函数式。

（1）列真值表：
（2）根据真值表写出逻辑函数式，可用卡诺图化简，如图1所示。

因题目要求用与非门实现，故要将逻辑函数式用与非形式来表示。

先对卡诺图里1方格化简成与或形式，再由与或式化成与非形式。

用与非门实现的逻辑图如图2所示：
【题目3】：如何用译码器实现多输入变量、多输出函数的设计？
【相关知识】：译码器的输出和输入逻辑关系、逻辑函数的最小项表达式等。

【解题方法】：将一逻辑函数的变量有序地加到译码器的输入端，则译码器每一个输出函数将对应于输入代码的一个最小项，再通过门电路实现逻辑函数。

【解答过程】：译码器的每一个输出函数对应输入代码的一个最小项。

如2线—4线译码器（见图1），当使能控制端时，，，
，，译码器的这一特性可用来实现逻辑函数。

如果将一逻辑函数的变量有序地加到译码器的输入端，则译码器每一个输出函数将对应于输入变量的一个最小项，因此，译码器可用以实现组合逻辑电路的设计。

如用2—4译码器实现函数，只要将A、B分别接到地址
、，则：，如图2所示连接。

【题目4】：如何用数据选择器作逻辑函数发生器实现任意组合逻辑电路的设计？
【相关知识】：数据选择器的输出和输入逻辑关系、逻辑函数的最小项表达式等。

【解题方法】：先将逻辑函数用卡诺图或最小项之和形式表示出来，再和数据选
择器的输出函数比较，将变量以一定的形式接到数据选择器的输入端，输出为要求实现的逻辑函数。

【解答过程】：数据选择器的输出函数和逻辑函数的最小项之和式（即与或表达式）一致，因此可用来实现任意组合逻辑函数。

采用数据选择器设计逻辑电路时，可按以下步骤进行：
1、把函数的输入变量分为两组，一组加到数据选择器的地址端，余下的一组变量送到数据选择器的数据输入端。

2、求出加到每个数据输入端的值。

3、画出要实现的逻辑函数的逻辑图。

具体设计方法分三种情况说明：
①采用具有n个地址端的数据选择器实现n变量的函数时，应将函数的输入变量加到地址端（A），将函数卡诺图各方格内的值接到相应的数据输入端（D）。

②当函数输入变量数小于数据选择器的地址端时，应将不用的地址端及不用的数据输入端都接0（或接1）。

③当函数输入变量大于数据选择器地址端时，可任选几个变量接到地址端，剩下的变量以一定的方式接到数据端。

下面举例说明。

例．试用一片74LS151型8选1数据选择器实现逻辑函数：
解：用数据选择器实现逻辑函数时要先将逻辑函数用卡诺图或最小项之和形式表示出来，再和数据选择器的功能比较。

（1）函数的卡诺图为图1：
将A、B、C接到地址端、、，Y作为输出Z，则和8选1数据选择器卡诺图（图2）相比较：
得：
如图3连接：
【题目5】：如何用加法器实现组合逻辑功能？
【相关知识】：加法器的功能、逻辑函数的真值表等。

【解题方法】：将逻辑函数转化成输入变量与输入变量或输入变量与常量在数值上相加的形式，再用加法器来设计这个组合逻辑电路。

【解答过程】：如果要产生的逻辑函数能化成输入变量与输入变量或输入变量与常量在数值上相加的形式，这时用加法器来设计这个组合逻辑电路往往会非常简单。

如加法器经常用来作码制之间的转换。

举例说明。

例．用四位二进制加法器74LS283将5421BCD码转换为2421BCD码。

74L S283的简化逻辑图如图1所示，和是两个加数，CI是低位来的进位输入，是产生的和，CO是进位输出。

解：加法器可用作两种码制之间的转换。

首先列出两种编码的对照表：
分析二种编码可以发现，对十进制数0～4，两种编码完全相同，若将5421 BCD码接到被加数端，则加上0000，得到和即为2421BCD码；对十进制数5~ 9，2421码比5421码多0011，若将5421BCD码接到被加数端，则加上0011，得到和即为2421BCD码。

再分析5421码可以发现，当输入为0000~0100时，最高位为0，当输入从1000～1100时，最高位为1，因此可利用输入的5421码的最高位来控制加法器的加数是0000或是0011，以获得输出为2421码。

如图2所示。

【题目6】：如何用加法器实现减法运算？
【相关知识】：加法器的功能、利用补码将减法转化成加法等。

【解题方法】：在二进制减法运算中，一般采用将减数求补，再与被减数相加的方法求差。

【解答过程】：设A=和B=是四位二进制正整数，且A>B。

试
用四位二进制加法器74LS283及最少的门实现减法计算D=A-B在二进制减法运算中，一般采用将减数求补，再与被减数相加的方法求差。

四位二进制数
的补码为，由此将减法转化为加法。

得到四位减法电路如图1所示。

【题目7】：如何识别竞争冒险现象，怎样消除冒险现象？
【相关知识】：门的传输延迟时间、竞争、冒险、卡诺图、冗余项等。

【解题方法】：先用代数法或卡诺图法识别竞争冒险现象，再讨论消除冒险现象的方法。

【解答过程】：由于门电路普遍存在传输延迟时间，输入信号经过不同途径传输后，到达同一个门的输入端的时间有早有迟，这种时间差别的现象称为竞争。

有的竞争不会产生错误输出，称非临界竞争，有的竞争要产生错误输出，称临界竞争，或称冒险。

在图1(a)电路中,在不考虑传输时间时,与门输出，或门输出。

若考虑延迟时间，则在输入信号A的作用下，将得到如图1（b）所示波形。

由波形图可见，ZA波形中出现正尖脉冲，使ZA不能恒为0，ZO输出波形中出现负尖脉冲，使ZO不能恒为1，引起竞争冒险现象。

一、可以用代数法和卡诺图法来判断一个电路是否存在冒险现象。

如图2电路，当B=C=1时，存在以上型冒险。

也可用卡诺图法来判断。

画出卡诺图如图3所示，和的包围圈是与项
，和的包围圈是与项。

在B=C=1时，包围圈（1，3）代表，包围圈（6，7）代表A，因此存在冒险。

当两个圈之间彼此包含有相邻项（这里是和），且此两个包围圈之间没有公共部分，则这两个包围圈的和式存在冒险。

二、要消除冒险现象，可采取几种方法：
1、在与—或表达式中增加冗余项
的冗余项是BC，加上冗余项后，使逻辑表达式变成
，此时当B=C=1，使Z=1，于是，消除了在B=C=1时的冒险现象。

2、设禁止脉冲
在输入信号可能发生竞争冒险的时间内，用一个禁止脉冲将有关门封锁。

以译码器中的输出为例。

输入信号AB接到译码器地址，当输入信号AB由10变为01时，由于传输时间不一样，使、的波形如图4所示，输出产生一个正干扰脉冲。

利用译码器的使能端可消除竞争冒险现象，只要在引起竞争冒险的传输时间内，在使能端上加1，使译码器禁止工作即可，见图4所示。

此外，在输出端接一个几百PF的滤波电容，将输出的干扰脉冲滤去，但此电容也会使电路的输出波形的边沿变坏，因此，一般只用于工作速度不高的电路中。

组合逻辑电路和异步时序逻辑电路中都存在冒险现象，但是在时序电路中包含有大量组合电路，故对组合逻辑电路的冒险现象要更加注意。

【题目8】：如何从触发器的图形符号认识其功能和触发方式？
【相关知识】：高电平触发、低电平触发、上升沿触发、下降沿触发、直接置0端、直接置1端等。

【解题方法】：由触发器逻辑符号了解触发器的时钟触发方式及其它功能。

【解答过程】：采用触发器逻辑符号，可以在没有看到触发器复杂的内部电路的情况下，仍能了解触发器外部的输入和输出之间的逻辑关系。

图1符号中都有C1，是控制关联作用端，即C1是产生操作的输入端（即触发器的时钟脉冲CP输入端）。

C1中的C是控制关联标记，受C1关联作用的输入是以数字1标记的，例如，1S、1R、1D、1J、1K等，都受C1控制。

JK触发器中的1J和1K表示受同一个C1关联作用的J输入和K输入，若有第二个时钟C2，受其控制的输入用2J和2K表示。

图1(a)和(b)表示高电平触发的钟控RS触发器和D触发器，在C1为高电平时，受其关联作用的输入1S、1R和1D分别按触发器的功能对输出产生作用，输出和会跟着产生相应的变化，而在C1为低电平时，受其关联作用的输入1S、1R和1D不会对输出产生作用，输出和保持原状态不变。

图1(c)是低电平触发的D触发器，CP输入端引线和方框交接处画一个小圆圈，用来表示CP 和C1的极性相反，表示时钟低电平有效，在时钟CP为低电平时，输出和会
跟着输入产生相应的变化，而在时钟CP为高电平时，输出和保持原状态不变。

图1(d)和(e)表示边沿触发的D触发器和JK触发器，这类逻辑符号中有动态符号“>”，(d)表示上升沿触发的D触发器，C1处在上升沿时，输出随D的作用而变化；(e)表示下降沿触发的JK触发器，CP输入端引线和方框交接处画一个小圆圈，触发器在CP下降沿时受输入作用改变输出的状态。

直接置0端和直接置1端表示低电平有效，它们的输入端引线和方框交接处都画一个小圆圈，当和分别为0时，将触发器分别直接置0和直接置1。

【题目9】：如何对译码器进行功能扩展？
【相关知识】：译码器的真值表、使能端等。

【解题方法】：将两个译码器的真值表对比，利用使能端，对译码器进行功能扩展。

【解答过程】：译码器可级联扩展，以增加输入代码的位数。

如以2线—4线译码器扩展成3线—8线译码器为例。

比较2线—4线译码器和3线—8线译码器的真值表，见表1和表2。

将3线—8线译码器的地址接到2—4译码器（1）的使能端，接到2—4译码器（2）的使能端，3线—8线译码器的地址、接到2—4译码
器（1）和（2）的地址、，则当=0，即为前4个状态时，片（1）
处于译码状态，输出端为～，片（2）处于禁止译码状态；当=1，即
为后4个状态时，片（1）处于禁止译码状态，片（2）处于译码状态，输出端为～，这样就实现了3线—8线译码。

【题目10】：如何对不同触发器的电路结构、触发方式等进行比较？【相关知识】：触发器的电路结构、触发方式、时钟的作用方式等。

【解题方法】：将不同触发器的电路结构、触发方式等列表比较。

【解答过程】：。