计算机体系结构第五章练习题参考解答
计算机网络课后习题答案(第五章)
计算机网络课后习题答案（第五章）(2009-12-14 18:28:04)转载▼标签：课程-计算机教育第五章传输层5—01 试说明运输层在协议栈中的地位和作用，运输层的通信和网络层的通信有什么重要区别为什么运输层是必不可少的答：运输层处于面向通信部分的最高层，同时也是用户功能中的最低层，向它上面的应用层提供服务运输层为应用进程之间提供端到端的逻辑通信，但网络层是为主机之间提供逻辑通信（面向主机，承担路由功能，即主机寻址及有效的分组交换）。
各种应用进程之间通信需要“可靠或尽力而为”的两类服务质量，必须由运输层以复用和分用的形式加载到网络层。
5—02 网络层提供数据报或虚电路服务对上面的运输层有何影响答：网络层提供数据报或虚电路服务不影响上面的运输层的运行机制。
但提供不同的服务质量。
5—03 当应用程序使用面向连接的TCP和无连接的IP时，这种传输是面向连接的还是面向无连接的答：都是。
这要在不同层次来看，在运输层是面向连接的，在网络层则是无连接的。
5—04 试用画图解释运输层的复用。
画图说明许多个运输用户复用到一条运输连接上，而这条运输连接有复用到IP数据报上。
5—05 试举例说明有些应用程序愿意采用不可靠的UDP，而不用采用可靠的TCP。
答：VOIP：由于语音信息具有一定的冗余度，人耳对VOIP数据报损失由一定的承受度，但对传输时延的变化较敏感。
有差错的UDP数据报在接收端被直接抛弃，TCP数据报出错则会引起重传，可能带来较大的时延扰动。
因此VOIP宁可采用不可靠的UDP，而不愿意采用可靠的TCP。
5—06 接收方收到有差错的UDP用户数据报时应如何处理答：丢弃5—07 如果应用程序愿意使用UDP来完成可靠的传输，这可能吗请说明理由答：可能，但应用程序中必须额外提供与TCP相同的功能。
5—08 为什么说UDP是面向报文的，而TCP是面向字节流的答：发送方 UDP 对应用程序交下来的报文，在添加首部后就向下交付 IP 层。
计算机体系结构课后习题原版答案
第1章计算机系统结构的基本概念1.1 解释下列术语层次机构：按照计算机语言从低级到高级的次序，把计算机系统按功能划分成多级层次结构，每一层以一种不同的语言为特征。
这些层次依次为：微程序机器级，传统机器语言机器级，汇编语言机器级，高级语言机器级，应用语言机器级等。
虚拟机：用软件实现的机器。
翻译：先用转换程序把高一级机器上的程序转换为低一级机器上等效的程序，然后再在这低一级机器上运行，实现程序的功能。
解释：对于高一级机器上的程序中的每一条语句或指令，都是转去执行低一级机器上的一段等效程序。
执行完后，再去高一级机器取下一条语句或指令，再进行解释执行，如此反复，直到解释执行完整个程序。
计算机系统结构：传统机器程序员所看到的计算机属性，即概念性结构与功能特性。
透明性：在计算机技术中，把这种本来存在的事物或属性，但从某种角度看又好像不存在的概念称为透明性。
计算机组成：计算机系统结构的逻辑实现，包含物理机器级中的数据流和控制流的组成以及逻辑设计等。
计算机实现：计算机组成的物理实现，包括处理机、主存等部件的物理结构，器件的集成度和速度，模块、插件、底板的划分与连接，信号传输，电源、冷却及整机装配技术等。
系统加速比：对系统中某部分进行改进时，改进后系统性能提高的倍数。
Amdahl定律：当对一个系统中的某个部件进行改进后，所能获得的整个系统性能的提高，受限于该部件的执行时间占总执行时间的百分比。
程序的局部性原理：程序执行时所访问的存储器地址不是随机分布的，而是相对地簇聚。
包括时间局部性和空间局部性。
CPI：每条指令执行的平均时钟周期数。
测试程序套件：由各种不同的真实应用程序构成的一组测试程序，用来测试计算机在各个方面的处理性能。
存储程序计算机：冯·诺依曼结构计算机。
其基本点是指令驱动。
程序预先存放在计算机存储器中，机器一旦启动，就能按照程序指定的逻辑顺序执行这些程序，自动完成由程序所描述的处理工作。
系列机：由同一厂家生产的具有相同系统结构、但具有不同组成和实现的一系列不同型号的计算机。
计算机组成基本知识第五章答案解析
5．4 教材习题解答1.如何区别存储器和寄存器？两者是一回事的说法对吗？解：存储器和寄存器不是一回事。
存储器在CPU 的外边，专门用来存放程序和数据，访问存储器的速度较慢。
寄存器属于CPU 的一部分，访问寄存器的速度很快。
2.存储器的主要功能是什么？为什么要把存储系统分成若干个不同层次？主要有哪些层次？解：存储器的主要功能是用来保存程序和数据。
存储系统是由几个容量、速度和价存储系统和结构第5章1 29 格各不相同的存储器用硬件、软件、硬件与软件相结合的方法连接起来的系统。
把存储系统分成若干个不同层次的目的是为了解决存储容量、存取速度和价格之间的矛盾。
由高速缓冲存储器、主存储器、辅助存储器构成的三级存储系统可以分为两个层次，其中高速缓存和主存间称为Cache －主存存储层次（Cache 存储系统）主存和辅存间称为主存—辅存存储层次（虚拟存储系统）。
3.什么是半导体存储器？它有什么特点？解：采用半导体器件制造的存储器，主要有MOS 型存储器和双极型存储器两大类。
半导体存储器具有容量大、速度快、体积小、可靠性高等特点。
半导体随机存储器存储的信息会因为断电而丢失。
4. SRAM记忆单元电路的工作原理是什么？它和DRAM 记忆单元电路相比有何异同点？解：SRAM记忆单元由6个MOS管组成，利用双稳态触发器来存储信息，可以对其进行读或写，只要电源不断电，信息将可保留。
DRAM 记忆单元可以由4 个和单个MOS 管组成，利用栅极电容存储信息，需要定时刷新。
5.动态RAM为什么要刷新？一般有几种刷新方式？各有什么优缺点？解：DRAM 记忆单元是通过栅极电容上存储的电荷来暂存信息的，由于电容上的电荷会随着时间的推移被逐渐泄放掉，因此每隔一定的时间必须向栅极电容补充一次电荷，这个过程就叫做刷新。
常见的刷新方式有集中式、分散式和异步式3 种。
集中方式的特点是读写操作时不受刷新工作的影响，系统的存取速度比较高；但有死区，而且存储容量越大，死区就越长。
计算机体系结构第五章练习题参考解答
第 五 章5.34在一个采用组相联映象方式的Cache 存储系统中，主存由B 0～B 7共8块组成，Cache 有2组，每组2块，每块大小为16B 。
在一个程序执行过程中，访存的主存块地址流为：B 6，B 2，B 4，B 1，B 4，B 6，B 3，B 0，B 4，B 5，B 7，B 3。
(1)写出主存地址的格式，并标出各字段的长度。
(2)写出Cache 地址的格式，并标出各字段的长度。
(3)指出主存与Cache 之间各个块的映象关系。
(4)若Cache 的4个块号为C 0、C 1、C 2和C 3，列出程序执行过程中的Cache 块地址流。
(5)若采用FIFO 替换算法，计算Cache 的块命中率。
(6)若采用LRU 替换算法，计算Cache 的块命中率。
(7)若改为全相联映象方式，再做(5)和(6)。
(8)若在程序执行过程中，每从主存装入一块到Cache ，平均要对这个块访问16次，计算在这种情况下的Cache 命中率。
解：（1）（2）采用组相联映象时，主存和Cache 地址的格式分别为：主存按Cache 的大小分区，现主存有8个块，Cache 有2×2=4个块，则主存分为8/4=2个区，区号E 的长度为1位。
又每区有2个组，则组号G 、g 的长度都为1位。
而每组有2个块，则块号B 、b 的长度又都为1位。
每块大小为16个存储字，故块内地址W 、w 的长度都为4位。
（3）根据组相联映象的规则，主存块0～7与Cache 块0～3之间的映象关系为：主存块0、1、4、5与Cache 块0、1之间全相联，主存块2、3、6、7与Cache 块2、3之间全相联。
（4）根据组相联映象的规则，该主存块地址流相应的一种Cache 块地址流如下表所示（组内替换算法为FIFO ）。
时间： 1 2 3 4 5 6 7 8 9 10 11 12主存块地址流： B 6B 2B 4B 1B 4B 6B 3B 0B 4B 5B 7B 3Cache 块地址流：C 2 C 3 C 0 C 1 C 0 C 2 C 2 C 0 C 0 C 0 C 3 C 2（5）组内替换算法采用FIFO 时，Cache 块0～3的使用过程如下表所示。
计算机组成与体系结构(linda null) 第五章课后习题讲解范文
第五章课后题答案2、3、已知2M*16的主存储器的前两个字节中有如下的十六进制数值： 字节0处为FE 字节1处为01，如果这些字节保存的是一个16位2补整数，问如果按照如下的方式存储数据，那么实际存放的十进制数值分别是多少？a) 存储器是大端格式 b) 存储器是小端格式 答案：大端格式：FE01原码为：小端格式：01FE原码为：8、将下列表达式由中缀表示法变换成反向逆波兰（后缀）表示法：a)X*Y+W*Z+V*Ub)W*X+W*(U*V+Z)c)（W*(X+Y*(U*V))）/(U*(X+Y))答案：a)X*Y + W*Z + V*U=>XY* + WZ* + VU*=>XY* WZ* + + VU*=>XY* WZ*+VU*+b)W*X + W*(U*V + Z)=>WX* + W*(UV* + Z)=>WX* + W*(UV*Z +)=>WX* + WUV*Z + *=>WX* WUV*Z+*+c)（W*(X + Y*(U*V))）/(U*(X + Y))=>(W*(X + Y*(UV*)))/(U*(XY+))=>(W*(X + YUV**))/UXY+*=>(W*(XYUV**+))/UXY+*=>(WXYUV**+*)/UXY+*=>WXYUV**+*UXY+*/9、将下列反向逆波兰式（后缀）表示法转换成中缀表示法：a)WXYZ-+*=>WXY-Z+*=>WX+Y-Z*=>W*(X+Y-Z)b)UVWXYZ+*+*+=>UVWXY+Z*+*+=>UVWX*(Y+Z)+*+=>UVW+X*(Y+Z)*+=>UV*(W+X*(Y+Z))+=>U+V*(W+X*(Y+Z))c)XYZ+VW-*Z++=>XY+ZV-W*Z++=>X(Y+Z)*(V-W)Z++=>X(Y+Z)*(V-W)+Z+=>X+((Y+Z)*(V-W)+Z)11、如果某台计算机的指令格式为：指令的长度共11位，而地址域的大小占4位，试证明采用这种指令格式的计算机是否可能有如下的指令形式，并验证你的答案：5个二地址指令45个一地址指令32个零地址指令000 xxxx xxxx001 xxxx xxxx010 xxxx xxxx 5个二地址指令011 xxxx xxxx100 xxxx xxxx45个一地址指令：101 0000 xxxx 16条101 1111 xxxx110 0000 xxxx 16条110 1111 xxxx111 0000 xxxx13条111 1100 xxxx32个0地址指令111 11100000 16条111 11101111111 1111 0000 16条111 1111 1111b)假如某台采用上述指令格式的计算机体系结构，并设计了6个2地址指令和24个0地址指令，试问可以在该指令系统中添加的1地址指令的最大数目是多少？000 xxxx xxxx 6个101 xxxx xxxx0地址指令： 24=3*8111 1111 1000 8个 111 1111 1111111 1111 0000 8个 111 1111 0111111 1110 1000 8个111 1110 1111一地址前三位110：110 0000 xxxx 共16条 110 1111 xxxx 一地址前三位111：111 0000 xxxx 共14条 111 1101 xxxx ∴最大数目是3013、如果有指令Load 1000，并且已知存储器和寄存器RI 中包含如下数值：存储器 R11000110012001300 1400假设R1隐含在变址寻址方式中，试确定指令嵌入到累加器中实际数值，并填写值1000直接装入AC 中。
计算机体系结构试题及答案
计算机体系结构试题及答案12008年01月23日22:211、计算机高性能发展受益于：(1)电路技术的发展；(2)计算机体系结构技术的发展。
2、层次结构：计算机系统可以按语言的功能划分为多级层次结构，每一层以不同的语言为特征。
第六级：应用语言虚拟机-> 第五级：高级语言虚拟机-> 第四级：汇编语言虚拟机-> 第三级：操作系统虚拟机-> 第二级：机器语言(传统机器级) ->第一级：微程序机器级。
3、计算机体系结构：程序员所看到的计算机的属性，即概括性结构与功能特性。
For personal use only in study and research; not for commercial use4、透明性：在计算机技术中，对本来存在的事物或属性，从某一角度来看又好像不存在的概念称为透明性。
5、Amdahl提出的体系结构是指机器语言级程序员所看见的计算机属性。
6、经典计算机体系结构概念的实质3是计算机系统中软、硬件界面的确定，也就是指令集的设计，该界面之上由软件的功能实现，界面之下由硬件和固件的功能来实现。
7、计算机组织是计算机系统的逻辑实现；计算机实现是计算机系统的物理实现。
8、计算机体系结构、计算机组织、计算机实现的区别和联系？答：一种体系结构可以有多种组成，一种组成可以有多种物理实现，体系结构包括对组织与实现的研究。
9、系列机：是指具有相同的体系结构但具有不同组织和实现的一系列不同型号的机器。
10、软件兼容：即同一个软件可以不加修改地运行于系统结构相同的各机器，而且它们所获得的结果一样，差别只在于运行时间的不同。
11、兼容机：不同厂家生产的、具有相同体系结构的计算机。
12、向后兼容是软件兼容的根本特征，也是系列机的根本特征。
13、当今计算机领域市场可划分为：服务器、桌面系统、嵌入式计算三大领域。
14、摩尔定律：集成电路密度大约每两年翻一番。
15、定量分析技术基础（1）性能的评测：（a）响应时间：从事件开始到结束之间的时间；计算机完成某一任务所花费的全部时间。
计算机网络第五章课后习题答案
5—01 试说明运输层在协议栈中的地位和作用，运输层的通信和网络层的通信有什么重要区别？为什么运输层是必不可少的？答：运输层处于面向通信部分的最高层，同时也是用户功能中的最低层，向它上面的应用层提供服务运输层为应用进程之间提供端到端的逻辑通信，但网络层是为主机之间提供逻辑通信（面向主机，承担路由功能，即主机寻址及有效的分组交换）。
各种应用进程之间通信需要“可靠或尽力而为”的两类服务质量，必须由运输层以复用和分用的形式加载到网络层。
5—02 网络层提供数据报或虚电路服务对上面的运输层有何影响？答：网络层提供数据报或虚电路服务不影响上面的运输层的运行机制。
但提供不同的服务质量。
5—03 当应用程序使用面向连接的TCP和无连接的IP时，这种传输是面向连接的还是面向无连接的？答：都是。
这要在不同层次来看，在运输层是面向连接的，在网络层则是无连接的。
5—04 试用画图解释运输层的复用。
画图说明许多个运输用户复用到一条运输连接上，而这条运输连接有复用到IP数据报上。
5—05 试举例说明有些应用程序愿意采用不可靠的UDP，而不用采用可靠的TCP。
答：VOIP：由于语音信息具有一定的冗余度，人耳对VOIP数据报损失由一定的承受度，但对传输时延的变化较敏感。
有差错的UDP数据报在接收端被直接抛弃，TCP数据报出错则会引起重传，可能带来较大的时延扰动。
因此VOIP宁可采用不可靠的UDP，而不愿意采用可靠的TCP。
5—06 接收方收到有差错的UDP用户数据报时应如何处理？答：丢弃5—07 如果应用程序愿意使用UDP来完成可靠的传输，这可能吗？请说明理由答：可能，但应用程序中必须额外提供与TCP相同的功能。
5—08 为什么说UDP是面向报文的，而TCP是面向字节流的？答：发送方UDP 对应用程序交下来的报文，在添加首部后就向下交付IP 层。
UDP 对应用层交下来的报文，既不合并，也不拆分，而是保留这些报文的边界。
接收方UDP 对IP 层交上来的UDP 用户数据报，在去除首部后就原封不动地交付上层的应用进程，一次交付一个完整的报文。
计算机网络第五章课后答案
计算机网络第五章课后答案第五章5—01 试说明运输层在协议栈中的地位和作用，运输层的通信和网络层的通信有什么重要区别？为什么运输层是必不可少的？答：运输层处于面向通信部分的最高层，同时也是用户功能中的最低层，向它上面的应用层提供服务运输层为应用进程之间提供端到端的逻辑通信，但网络层是为主机之间提供逻辑通信（面向主机，承担路由功能，即主机寻址及有效的分组交换）。
各种应用进程之间通信需要“可靠或尽力而为”的两类服务质量，必须由运输层以复用和分用的形式加载到网络层。
5—02 网络层提供数据报或虚电路服务对上面的运输层有何影响？答：网络层提供数据报或虚电路服务不影响上面的运输层的运行机制。
但提供不同的服务质量。
5—03 当应用程序使用面向连接的TCP 和无连接的IP 时，这种传输是面向连接的还是面向无连接的？答：都是。
这要在不同层次来看，在运输层是面向连接的，在网络层则是无连接的。
5—04 试用画图解释运输层的复用。
画图说明许多个运输用户复用到一条运输连接上，而这条运输连接有复用到IP 数据报上。
5—05 试举例说明有些应用程序愿意采用不可靠的UDP，而不用采用可靠的TCP 。
答：VOIP：由于语音信息具有一定的冗余度，人耳对VOIP数据报损失由一定的承受度，但对传输时延的变化较敏感。
有差错的UDP数据报在接收端被直接抛弃，TCP 数据报出错则会引起重传，可能带来较大的时延扰动。
因此VOIP宁可采用不可靠的UDP，而不愿意采用可靠的TCP 。
5—06 接收方收到有差错的UDP用户数据报时应如何处理？答：丢弃5—07 如果应用程序愿意使用UDP来完成可靠的传输，这可能吗？请说明理由答：可能，但应用程序中必须额外提供与TCP 相同的功能。
5—08 为什么说UDP是面向报文的，而TCP 是面向字节流的？答：发送方UDP 对应用程序交下来的报文，在添加首部后就向下交付IP 层。
UDP对应用层交下来的报文，既不合并，也不拆分，而是保留这些报文的边界。
《计算机科学导论》第五章课后作业解答（个人版）
《计算机科学导论》第五章课后作业解答（个⼈版）1.计算机由哪三个⼦系统组成？CPU、主存和输⼊/输出⼦系统。
2.CPU由哪⼏个部分组成？算术逻辑单元（ALU），控制单元和⼀系列寄存器。
3.ALU的功能是什么？算术逻辑单元负责算术、移位和逻辑运算。
4.控制单元的功能是什么？控制单元控制各个⼦系统的操作。
5.主存的功能是什么？存储数据和程序指令。
6.定义RAM、ROM、SRAM、DRAM、PROM、EPROM和EEPROM。
存储器的类型主要有两种：RAM和ROM。
RAM：随机存取存储器是计算机中主存的主要部分。
可以使⽤存储单元地址来随机存取⼀个数据项，⽽不需要存取位于它前⾯的所有数据项。
⽤户可对其读写，且具有易失性。
ROM：和RAM⼀样，可能随机存取。
该存储器的内容是由制造商写进去的。
⽤户只能读不能写，具有⾮易失性。
SRAM：静态RAM通过使⽤传统的触发器门电路来保存数据，存取速度⾼，但价格昂贵。
DRAM：动态RAM通过使⽤电容器来保存数据，存取速度稍慢，但价格便宜。
PROM：可编程只读存储器在计算机发货时是空⽩的，⽤户可借⽤⼀些特殊的设备将程序存储在上⾯，之后就⽆法再次重写了。
EPROM：可擦除的可编程只读存储器，⽤户需要⽤⼀种可以发出紫外光的特殊仪器对其重写，在重写之前还得拆下来再重新安装。
EEPROM：电可擦除的可编程只读存储器，重写时⽤电⼦脉冲即可，⽆需从计算机上下来。
7.⾼速缓冲存储器的作⽤是什么？提⾼CPU存取内存中数据的速度。
8.描述⼀下磁盘的物理组成？磁盘由⼀张张磁⽚叠加⽽成。
这些磁⽚由薄磁膜封装起来。
信息通过盘上每⼀个磁⽚的读/写磁头读写磁介质表⾯来进⾏读取和存储。
9.磁盘和磁带表⾯是怎样组织的？磁盘的盘⾯被划分成磁道，每个磁道⼜分成若⼲个扇区，磁道间通过磁道内部间隔隔开，扇区之间通过扇区内部间隔隔开。
磁带在宽度上可分为9个磁道，磁道上的每个点可分别存储1位的信息，同时垂直切⾯的9个点可以存储8位的信息，另外的1位⽤于错误检测。
计算机体系结构课后习题
第1章 计算机系统结构的基本概念1.1 试用实例说明计算机系统结构、计算机组成与计算机实现之间的相互关系。
答：如在设计主存系统时，确定主存容量、编址方式、寻址范围等属于计算机系统结构。
确定主存周期、逻辑上是否采用并行主存、逻辑设计等属于计算机组成。
选择存储芯片类型、微组装技术、线路设计等属于计算机实现。
计算机组成是计算机系统结构的逻辑实现。
计算机实现是计算机组成的物理实现。
一种体系结构可以有多种组成。
一种组成可以有多种实现。
1.2 计算机系统设计中经常使用的4个定量原理是什么？并说出它们的含义。
答：（1）以经常性事件为重点。
在计算机系统的设计中，对经常发生的情况，赋予它优先的处理权和资源使用权，以得到更多的总体上的改进。
（2）Amdahl 定律。
加快某部件执行速度所获得的系统性能加速比，受限于该部件在系统中所占的重要性。
（3）CPU 性能公式。
执行一个程序所需的CPU 时间 = IC ×CPI ×时钟周期时间。
（4）程序的局部性原理。
程序在执行时所访问地址的分布不是随机的，而是相对地簇聚。
1.3 计算机系统中有三个部件可以改进，这三个部件的部件加速比为：部件加速比1=30； 部件加速比2=20； 部件加速比3=10（1） 如果部件1和部件2的可改进比例均为30%，那么当部件3的可改进比例为多少时，系统加速比才可以达到10？（2） 如果三个部件的可改进比例分别为30%、30%和20%，三个部件同时改进，那么系统中不可加速部分的执行时间在总执行时间中占的比例是多少？解：（1）在多个部件可改进情况下，Amdahl 定理的扩展：∑∑+-=iii n S F F S )1(1已知S 1＝30，S 2＝20，S 3＝10，S n ＝10，F 1＝0.3，F 2＝0.3，得：）（）（10/20/0.330/0.30.30.3-111033F F +++++=得F 3＝0.36，即部件3的可改进比例为36%。
计算机系统结构第5章部分习题参考答案
第5章部分习题参考答案5.1 解释下列术语⏹一次重叠－执行第K条指令与分析第K＋1条指令在时间上重叠。
这是最简单的重叠方式。
⏹单功能流水线－只能完成一种运行或处理功能的流水线。
⏹多功能流水线－在同一时间或在不同时间能够完成两个或两个以上功能的流水线。
可分为静态和动态流水线。
⏹静态流水线－在同一时间内流水线只能以一种方式工作。
可以是单功能，也可以是多功能。
⏹动态流水线－在同一时间内流水线可以连接成不同的功能子集，以完成不同的运算或处理功能。
⏹非线性流水线－在流水线的各功能部件之间存在着反馈（或前馈）回路的流水线。
⏹全局性相关－进入流水线的转移指令（特别是条件转移指令）与后续指令之间引起的相关。
这种相关引起的范围是全局性的。
⏹局部性相关－只发生在相邻或相近的几条指令之间的相关，其影响范围是局部性的。
它包括主存资源相关和寄存器数据相关。
⏹先行控制－包括缓冲技术和预处理技术。
通过对指令流和数据流的预处理和缓冲，尽量使指令的分析部件和执行部件独立工作，提高其利用率。
⏹先写后读相关－若顺序指令i（写）先于指令j(读)对同一寄存器访问，由于异步流动可能使得指令j先于i之前执行。
⏹先读后写相关－若顺序指令i（读）先于指令j(写)对同一寄存器访问，由于异步流动可能使得指令j先于i之前执行。
⏹写与写相关－若顺序指令i（写）先于指令j(写)对同一寄存器访问，由于异步流动可能使得指令j先于i之前执行。
⏹向量流水技术－向量数据表示与流水技术的结合。
⏹超标量处理机－在处理机内重复设置多套功能部件组成多条流水线，以保证在一个时钟周期内同时发送两条或两条以上指令。
⏹超长指令字处理机－利用编译技术将多条可并行执行的打住组成一条超长指令，实现多个微操作的并行执行。
⏹超流水线处理机－将流水线的各功能段细分成更多（一般大于或等于8）的子功能段，利用程序的并发性，使指令解释过程中的每个微操作在更短的时间内完成。
以保证一个时钟周期可分时发送多条指令。
计算机组织与系统结构第五章习题答案
计算机组织与系统结构第五章习题答案习题答案3．假定某计算机中有⼀条转移指令，采⽤相对寻址⽅式，共占两个字节，第⼀字节是操作码，第⼆字节是相对位移量（⽤补码表⽰），CPU每次从内存只能取⼀个字节。
假设执⾏到某转移指令时PC的内容为200，执⾏该转移指令后要求转移到100开始的⼀段程序执⾏，则该转移指令第⼆字节的内容应该是多少？参考答案：因为执⾏到该转移指令时PC为200，所以说明该转移指令存放在200单元开始的两个字节中。
因为CPU每次从内存只能取⼀个字节，所以每次取⼀个字节后PC应该加1。
该转移指令的执⾏过程为：取200单元中的指令操作码并译码→PC+1→取201单元的相对位移量→PC+1→计算转移⽬标地址。
假设该转移指令第⼆字节为Offset，则100=200+2+Offset，即Offset = 100–202 = –102 = 10011010B（注：没有说定长指令字，所以不⼀定是每条指令占2个字节。
）4．假设地址为1200H的内存单元中的内容为12FCH，地址为12FCH的内存单元的内容为38B8H，⽽38B8H单元的内容为88F9H。
说明以下各情况下操作数的有效地址和操作数各是多少？（1）操作数采⽤变址寻址，变址寄存器的内容为12，指令中给出的形式地址为1200H。
（2）操作数采⽤⼀次间接寻址，指令中给出的地址码为1200H。
（3）操作数采⽤寄存器间接寻址，指令中给出的寄存器编号为8，8号寄存器的内容为1200H。
参考答案：（1）有效地址EA=000CH+1200H=120CH，操作数未知。
（2）有效地址EA=(1200H)=12FCH，操作数为38B8H。
（3）有效地址EA=1200H，操作数为12FCH。
5．通过查资料了解Intel 80x86微处理器和MIPS处理器中各⾃提供了哪些加法指令，说明每条加法指令的汇编形式、指令格式和功能，并⽐较加、减运算指令在这两种指令系统中不同的设计⽅式，包括不同的溢出处理⽅式。
体系结构 习题解答
第一章计算机体系结构的基本概念1.层次结构——计算机系统可以按语言的功能划分为多级层次结构，每一层以不同的语言为特征。
2.计算机体系结构：程序员看到的计算机的属性，即概念性结构和功能特性。
3.实质是计算机系统中软硬件界面的确定。
4.翻译——（基于层次结构）先把N+1级程序全部变换成N级程序之后，再去执行N级程序，在执行过程中，N+1级程序不再被访问。
5.解释——每当一条N+1级指令被译码后，就直接去执行一串等效的N级指令，然后再去取下一条N+1级指令，依此重复执行。
6.体系结构——程序员所看到的计算机的属性，即概念性结构与功能特性。
主要研究计算机系统软件和硬件的功能分配以及如何最佳、最合理地实现分配给硬件的功能。
8.透明性——在计算机技术中，对本来存在的事物或属性，从某一角度来看又好像不存在的概念称为透明性。
9.系列机——在一个厂家生产的具有相同的体系结构，但具有不同的组成和实现的一系列不同型号的机器。
10.软件兼容——同一个软件可以不加修改地运行于体系结构相同的各档机器上，而且它们所获得的结果一样，差别只在于运行的时间不同。
11.兼容机——不同厂家生产的、具有相同体系结构的计算机。
12.计算机组成——计算机体系结构的逻辑实现。
13.计算机实现——计算机组成的物理实现。
14.存储程序计算机（冯·诺依曼结构）——采用存储程序原理，将程序和数据存放在同一存储器中。
指令在存储器中按其执行顺序存储，由指令计数器指明每条指令所在的单元地址。
15.并行性——在同一时刻或同一时间间隔内完成两种或两种以上性质相同或不同的工作。
16.时间重叠——在并行性中引入时间因素，即多个处理过程在时间上相互错开，轮流重叠地使用同一套硬件设备的各个部分，以加快硬件周转而赢得速度。
17.资源重复——在并行性中引入时间因素，是根据―以数量取胜‖的原则，通过重复设置资源，尤其是硬件资源，大幅度提高计算机系统的性能。
18.资源共享——是一种软件方法，它使多个任务按一定的时间顺序轮流使用同一套硬件设备。
计算机体系结构第五章课后习题答案
第五章存储层次5.1名词解释1．存储层次——采用不同的技术实现的存储器，处在离CPU不同距离的层次上，目标是达到离CPU最近的存储器的速度，最远的存储器的容量。
2．全相联映象——主存中的任一块可以被放置到Cache中任意一个地方。
3．直接映象——主存中的每一块只能被放置到Cache中唯一的一个地方。
4．组相联映象——主存中的每一块可以放置到Cache中唯一的一组中任何一个地方（Cache分成若干组，每组由若干块构成）。
5．替换算法——由于主存中的块比Cache中的块多，所以当要从主存中调一个块到Cache中时，会出现该块所映象到的一组（或一个）Cache块已全部被占用的情况。
这时，需要被迫腾出其中的某一块，以接纳新调入的块。
6．L RU——选择最近最少被访问的块作为被替换的块。
实际实现都是选择最久没有被访问的块作为被替换的块。
7．写直达法——在执行写操作时，不仅把信息写入Cache中相应的块，而且也写入下一级存储器中相应的块。
8．写回法——只把信息写入Cache中相应块，该块只有被替换时，才被写回主存。
9．按写分配法——写失效时，先把所写单元所在的块调入Cache，然后再进行写入。
10．不按写分配法——写失效时，直接写入下一级存储器中，而不把相应的块调入Cache。
11．写合并——在往缓冲器写入地址和数据时，如果缓冲器中存在被修改过的块，就检查其地址，看看本次写入数据的地址是否和缓冲器内某个有效块的地址匹配。
如果匹配，就将新数据与该块合并。
12．命中时间——访问Cache命中时所用的时间。
13．失效率——CPU访存时，在一级存储器中找不到所需信息的概率。
14．失效开销——CPU向二级存储器发出访问请求到把这个数据调入一级存储器所需的时间。
15．强制性失效——当第一次访问一个块时，该块不在Cache中，需要从下一级存储器中调入Cache，这就是强制性失效。
16．容量失效——如果程序在执行时，所需要的块不能全部调入Cache中，则当某些块被替换后又重新被访问，就会产生失效，这种失效就称作容量失效。
计算机系统结构练习题（第五章）
第五章标量处理机与流水线选择题25，简答题10，演算题151 选择题★1.假设一条指令的执行过程可以分为“取指令”、“分析”和“执行”三段，每一段的执行时间分别为t∆、t∆2和t∆3，顺序执行n条指令至少需要花费的时间为：A. t3n∆B. t2n∆C. tn∆6D. tn∆答案：C★★2.假设一条指令的执行过程可以分为“取指令”、“分析”和“执行”三段，每一段的执行时间均为t∆，连续执行n条指令所需要花费的最短时间约为（假设仅有“取指令”和“执行”可重叠并假设n足够大）：A. t3n∆B. t2n∆3C. tn∆2D. tn∆答案B3.假设一条指令的执行过程可以分为“取指令”、“分析”和“执行”三段，每一段的执行时间均为t∆，连续执行n条指令所需要花费的最短时间约为（假设仅有“取指令”和“分析”可重叠并假设n足够大）：A. t3n∆B. t2n∆3C. tn∆2D. tn∆答案B★★4.假设一条指令的执行过程可以分为“取指令”、“分析”和“执行”三段，每一段的执行时间分别为t∆、t∆2和t∆3，连续执行n条指令所需要花费的最短时间约为（假设仅有“取指令”和“执行:”可重叠并假设n足够大）：A. tn∆6B. t5n∆C. t3n∆D. tn∆答案B★★5.假设一条指令的执行过程可以分为“取指令”、“分析”和“执行”三段，每一段分别只有一个部件可供使用并且执行时间分别为t∆、t∆2和t∆3，连续执行n条指令所需要花费的最短时间约为（假设“取指令”、“分析”和“执行”可重叠并假设n足够大）：A. t6n∆B. t2n∆C. tn∆3D. tn∆答案C★★6.看下述程序段：k：R0=R1×R4k+1：R6=R5＋1k+2：R2=R0×R3k+3：R3=R4-1k+4：R2=R5K+5：……下列哪个数据相关没有在上述程序段中发生A. 先写后读相关B. 写-写相关C. 先读后写相关D. 以上都不对答案：D★7.看下述程序段：k：R5=R2k+1：R0=R1×R4k+2：R2=R5＋1k+3：R4=R0×R3k+4：R3=R4-1K+5：……k和k+2之间发生的是什么数据相关I. 先写后读相关II.写-写相关III. 先读后写相关A.只有IB.只有I、IIC.只有I、IIID.以上都不对答案：C★8. 一条流水线可分为k 段，各段的执行时间都是t ∆，共向该流水线输入n 个任务，第n 个任务结束于： A. t nk ∆B. ()tn k ∆+C. ()1-+n kD. ()t n k∆-+1答案：D★9. 一条流水线的可分为k 段，各段的执行时间都是t ∆，共向该流水线输入n 个任务，求该流水线实际吞吐率的为：A. tk n TP ∆=B. ()t n k n TP ∆-+=1C. tTP ∆=1D.tn k nTP ∆-+=)1(答案：D ★10. 一条流水线可以由以下时空图来表示，求该流水线的实际吞吐率（假设MIPS1B.MIPS04.1C. MIPS.09709D. MIPS.09615答案：C★★11.一条4段的流水线可以由以下时空图来表示，求该流水线的实际吞吐率（假1MIPSB. MIPS.0165C. MIPS.0167D. MIPS.0328答案：D★B. 3C. 4D. 6答案：C★13. 一条4段流水线，每段执行时间为1ns ，求该流水线执行100条指令最大效率为： A. 100% B. 96.2% C. 97.1% D. 388% 答案：C ★14. 如下图所示的浮点加法流水部件，计算()10,,2,1 ==+i Z Y X i i i，流水线经B. 15C. 14D. 13 答案：B★15.A. (111111)B. (110111)C. (010101)D. (101010) 答案：D ★★16. 某动态流水线有S1、S2、S3和S4段，其特性由下图所示的预约表来表示A. 6B. 5C. 4D. 3.5 答案：C ★B. 超标量处理机C. 超流水处理机D. 超标量超流水处理机 答案：C★18. 一台()n m ,度的超标量超流水线处理机的指令并行度为A. mB. m(n-1)C. (m-1)(n-1)D. mn ★★★19. 连续执行100条指令时，一台2度的超标量处理机的最大效率是多少（假设这里的每条流水线是4段标准流水线的流水线）A. 100%B. 97.1%C. 94.3%D. 92.6%答案：C★★★20.连续执行100条指令时，一台5度的超标量超流水线处理机的最大效率是多少（假设这里的每条流水线是基于4段标准流水线的超标量流水线）A. 100%B. 97.09%C. 96.34%D. 96.15%答案：C★21.在不同结构的处理机上运行的矩阵乘法C＝A×B，假设A是m×n阶的矩阵，B是n×l阶的矩阵，则最少需要进行多少次乘法和多少次加法A. mn, nlB. mnl, ml(n-1)C. mnl, mn(l-1)D. mnl, mnl答案：B★★22.试比较在指令并行度较低的情况下，具有相同指令并行度的超标量处理机a和超流水线处理机b的效率A. a>bB. a=bC. a<bD. 不能确定（和指令数有关）答案：A★★23.一条4个功能段的加－乘静态流水线，四个功能段如下所示，计算∑=⨯81 iiiB A，最少需要经过多少时间，假设运算的结果必须先写入到缓冲存储器才能供输入端使用。
计算机操作系统 课后习题 第五章
第五章3. 什么是字节多路通道？什么是数组选择通道和数组多路通道？a.字节多路通道含有许多非分配型子通道分别连接在低、中速I/O设备上，子通道按时间片轮转方式共享主通道，按字节方式进行数据传送。
具体而言，当第一个子通道控制其I/O设备完成一个字节的交换后，便立即腾出字节多路通道（主通道），让给第二个子通道使用；当第二个子通道也交换完一个字节后，又依次把主通道让给第三个子通道使用，以此类推。
转轮一周后，重又返回由第一个子通道去使用主通道。
b.数组选择通道只含有一个分配型子通道，一段时间内只能执行一道通道程序、控制一台设备按数组方式进行数据传送。
通道被某台设备占用后，便一直处于独占状态，直至设备数据传输完毕释放该通道，故而通道利用率较低，主要用于连接多台高速设备。
c.数组多路通道是将数组选择通道传输速率高和字节多路通道能使各子通道分时并行操作的优点相结合而形成的一种新通道。
其含有多个非分配型子通道分别连接在高、中速I/O设备上，子通道按时间片轮转方式共享主通道，按数组方式进行数据传送，因而既具有很高的数据传输速率，又能获得令人满意的通道利用率。
4．如何解决因通道不足而产生的瓶颈问题？解决因通道不足而产生的瓶颈问题的最有效方法是增加设备到主机间的通路而不是增加通道。
换言之，就是把一个设备连接到多个控制器上，而一个控制器又连接到多个通道上。
这种多通路方式不仅可以解决该瓶颈问题，而且能够提高系统的可靠性，也即不会因为个别通道或控制器的故障而使设备与存储器之间无法建立通路进行数据传输。
6．试说明I/O控制发展的主要推动因素是什么？推动I/O控制发展的主要动力在于尽量减少主机对I/O控制的干预，把主机从繁杂的I/O控制事务中解脱出来，以便使主机有更多的时间和精力去完成其数据处理任务。
7．有哪几种I/O控制方式？有四种I/O控制方式，即程序I/O控制方式、中断驱动I/O控制方式、直接存储器访问DMA 控制方式及I/O通道控制方式。
计算机系统结构（高教版）张晨曦习题答案第五章
5.1 解释下列术语解释下列术语多级存储层次：由若干个采用不同实现技术的存储器构成的存储器系统，各存储器处在离CPU 不同距离的层次上。
使得靠近CPU 的存储器速度较快，容量较小。
整个存储系统的速度接近与离CPU 最近的存储器的速度，而容量和每位价格接近于最低层次的容量和价格。
全相联映像：指主存中的任一块可以被放置到Cache 中的任意一个位置。
中的任意一个位置。
直接映像：指主存中的每一块只能被放置到Cache 中唯一的一个位置。
中唯一的一个位置。
组相联映像：指主存中的每一块可以被放置到Cache 中固定的一个组中的任意位置。
中固定的一个组中的任意位置。
替换算法：由于主存中的块比Cache 中的块多，所以当要从主存中调入一个块到Cache 中时，会出现该块所映像的Cache 块位置已经被占用的情况。
替换算法即解决如何选择替换块的问题。
题。
LRU ：最近最少使用法。
选择近期最少被访问的块作为被替换的块。
写直达法：在执行“写”操作时，不仅把信息写入Cache 中相应的块，而且也写入下一级存储器中相应的块。
储器中相应的块。
写回法：只把信息写入Cache 中相应的块，该块只有在被替换时才被写回主存。
中相应的块，该块只有在被替换时才被写回主存。
按写分配法：在写失效时，先把所写单元所在的块从主存调入Cache ，然后再进行写入。
，然后再进行写入。
不按写分配法：写失效时，直接写入下一级存储器而不将相应的块调入Cache 。
命中时间：CPU 所要访问的块在Cache 中，确认并取走所花费的时间开销。
中，确认并取走所花费的时间开销。
失效率：CPU 一次访存不命中的概率。
一次访存不命中的概率。
失效开销：CPU 一次访存不命中，而额外增加的访存开销。
一次访存不命中，而额外增加的访存开销。
强制性失效：当第一次访问一个块时，该块不在Cache 中，需从下一级存储器中调入Cache 。
容量失效：容量失效：如果程序执行执行时所需的块不能全部调入如果程序执行执行时所需的块不能全部调入Cache 中，则当某些快被替换后，则当某些快被替换后，若若又重新被访问，就会发生失效。
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第 五 章5.34 在一个采用组相联映象方式的Cache 存储系统中，主存由B 0～B 7共8块组成，Cache 有2组，每组2块，每块大小为16B 。
在一个程序执行过程中，访存的主存块地址流为：B 6，B 2，B 4，B 1，B 4，B 6，B 3，B 0，B 4，B 5，B 7，B 3。
(1)写出主存地址的格式，并标出各字段的长度。
(2)写出Cache 地址的格式，并标出各字段的长度。
(3)指出主存与Cache 之间各个块的映象关系。
(4)若Cache 的4个块号为C 0、C 1、C 2和C 3，列出程序执行过程中的Cache 块地址流。
(5)若采用FIFO 替换算法，计算Cache 的块命中率。
(6)若采用LRU 替换算法，计算Cache 的块命中率。
(7)若改为全相联映象方式，再做(5)和(6)。
(8)若在程序执行过程中，每从主存装入一块到Cache ，平均要对这个块访问16次，计算在这种情况下的Cache 命中率。
解：（1）（2）采用组相联映象时，主存和Cache 地址的格式分别为：主存按Cache 的大小分区，现主存有8个块，Cache 有2×2=4个块，则主存分为8/4=2个区，区号E 的长度为1位。
又每区有2个组，则组号G 、g 的长度都为1位。
而每组有2个块，则块号B 、b 的长度又都为1位。
每块大小为16个存储字，故块内地址W 、w 的长度都为4位。
（3）根据组相联映象的规则，主存块0～7与Cache 块0～3之间的映象关系为：主存块0、1、4、5与Cache 块0、1之间全相联，主存块2、3、6、7与Cache 块2、3之间全相联。
（4）根据组相联映象的规则，该主存块地址流相应的一种Cache 块地址流如下表所示（组内替换算法为FIFO ）。
时间： 1 2 3 4 5 6 7 8 9 10 11 12主存块地址流： B 6 B 2 B 4 B 1 B 4 B 6 B 3 B 0 B 4 B 5 B 7 B 3 Cache 块地址流： C 2 C 3 C 0 C 1 C 0 C 2 C 2 C 0 C 0 C 0 C 3 C 2（5）组内替换算法采用FIFO 时，Cache 块0～3的使用过程如下表所示。
时间： 1 2 3 4 5 6 7 8 9 10 11 12主存块地址流： B 6 B 2 B 4 B 1 B 4 B 6 B 3 B 0 B 4 B 5 B 7 B 3 Cache 块0 Cache 块1 Cache 块2 Cache 块3命中 命中 命中可见命中三次，Cache 块命中率为H i = 3/12 = 0.25。
（6）组内替换算法采用LRU 时，Cache 块0～3的使用过程如下表所示。
时间： 1 2 3 4 5 6 7 8 9 10 11 12主存块地址流： B 6 B 2 B 4 B 1 B 4 B 6 B 3 B 0 B 4 B 5 B 7 B 3 Cache 块0 Cache 块1 Cache 块2 Cache 块3命中 命中 命中 命中可见命中四次，Cache 块命中率为H i = 4/12 = 0.33。
（7）全相联映象的规则是主存块0～7可装入Cache 块0～3的任一块上。
当替换算法采用FIFO 时，Cache 块0～3的使用过程如下表所示。
时间： 1 2 3 4 5 6 7 8 9 10 11 12主存块地址流： B 6 B 2 B 4 B 1 B 4 B 6 B 3 B 0 B 4 B 5 B 7 B 3 Cache 块0Cache 块1 Cache 块2 Cache 块3命中 命中 命中 命中可见命中四次，Cache 块命中率为H i = 4/12 = 0.33。
当替换算法采用LRU 时，Cache 块0～3的使用过程如下表所示。
时间： 1 2 3 4 5 6 7 8 9 10 11 12主存块地址流： B 6 B 2 B 4 B 1 B 4 B 6 B 3 B 0 B 4 B 5 B 7 B 3 Cache 块0Cache 块1 Cache 块2 Cache 块3命中 命中 命中可见命中三次，Cache 块命中率为H i = 3/12 = 0.25。
（8）当命中三次时，Cache 的命中率为H i = （12×16-9）/（12×16）≈1，当命中四次时，Cache 的命中率为H i = （12×16-8）/（12×16）≈1。
5.35 在某采用全相联映象、相联目录表实现地址变换Cache 存储器中，Cache 的容量是2c B ，主存是由m 个存储体组成的低位交叉访问存储器，主存总容量是2M B ，每一个存储体的字长是w 位，。
(1)画出地址变换图。
(2)写出主存地址和Cache 地址的格式，并标出各字段的长度。
(3)说明目录表的行数、相联比较的位数和目录表的宽度。
解：（1）地址变换图见P243的图5-20。
（2）采用全相联映象时，主存和Cache 地址的格式分别为：主存和Cache 单元数分别为：8×2M/w 、8×2c/w ，相应的地址长度分别为：log 2（8×2M /w ）=M+3-log 2w 、log 2（2c /w ）=C+3-log 2w 。
块的大小为m 个存储字，则主存和Cache 的块内地址长度均为：log 2m ，所以主存和Cache 的块号长度分别为：（M+3-log 2w ）-log 2m = M+3-log 2wm 、（C+3-log 2w ）-log 2m = C+3-log 2wm 。
（3）相联目录表的行数为Cache 的块数，即C b =2（C+3-log2wm ）=2C+3/wm ；相联比较的位数为主存块号长度，即M+3-log 2wm ；目录表的宽度（位数）为主存块号长度、Cache 块号长度和有效位的和，即M+3-log 2wm + C+3-log 2wm +1= M+C+6-2 log 2wm +1（有效位一位）。
5.38 一个采用组相联映像方式的Cache 共有8块，分为两组，用硬件比较对法实现LRU 块替换算法。
（1）共需要多少个触发器和多少个与门? （2）画出其中一组的逻辑图。
解：（1）设组内块数为p ，则触发器的个数为：C p 2=p （p-1）/2。
Cache 有8块分为二组，每组4个块，则每组需要触发器的个数为：4（4-1）/2=6，所以共需要触发器为6×2=12。
与门的个数为组内块数为p=4，与门输入端数为p-1=3。
（2）有效比较对有：AB 、AC 、AD 、BC 、BD 和CD ，比较对触发器的T AB =1表示A 比B 更近被访问过，T AB =0表示B 比A 更近被访问过，T AC 、T AD 、T BC 、T BD 和T CD 也类似定义。
D 最久未被访过的块的逻辑关系为：D LRU = T AD ﹒T BD ﹒T CD C 最久未被访过的块的逻辑关系为：C LRU = T AC ﹒T BC ﹒T CD B 最久未被访过的块的逻辑关系为：B LRU = T AB ﹒T BC ﹒T BD A 最久未被访过的块的逻辑关系为：A LRU = T AB ﹒T AC ﹒T AD5.40 有一个16KB 4路组相联Cache 的32位微处理器，假定该Cache 的块为4个32位的字。
访问访问访问访问（1）画出该Cache的结构逻辑图，指出主存地址的不同字段的作用。
（2）主存地址为ABCDE8F8的单元在Cache中的什么位置。
解：（1）Cache的结构逻辑图见P248的图5-26。
主存地址有区号、区内组号、组内块号和块内地址四个字段，区内组号是按地址访问映像关系表的地址，区号和组内块号是相联访问映像关系表的特征内容，块内地址是选择块内字的地址。
（2）在Cache存储系统中，主存与Cache的块大小是相同的，由题可知主存与Cache是字节编址的。
则块内单元数为：4×32 / 8 = 16；由于24 = 16，则块内地址的位数4；4路组相联则组内块数为4，22= 4，组内块号的位数为2；区内组数为：16KB/4×4×4B（32位）= 256，28 = 256，则区内组号的位数为8。
主存地址为ABCDE8F816的单元，其二进制地址为：1010 1011 1110 1101 1110 1000 1111 1000 (主存字节地址为32位)；16KB 的Cache二进制地址为14位，则主存地址中的高18位为区号：1010 1011 1110 1101 11；次高8位10 1000 11为组号，Cache的组号与主存区内组号不变；最低4位1000为块内地址，Cache的块内地址与主存块内地址也不变；次低2位11为组内块号，由于全相联，则Cache的组内块号可以是00或01或10或11。
因此，主存地址为ABCDE8F8的单元在Cache中的位置为：10 1000 11 00或01或10或11 1000。
5.44 在一个Cache存储系统中，Cache的访问周期为10ns，主存储器的访问周期为60ns，每个数据在Cache中平均重复使用4次。
当块的大小为1个字时，存储系统的访问效率只有0.5，现在要通过增加块大小，使存储系统的访问效率达到0.94.（1）当存储系统的访问效率为0.5时，计算命中率和等效访问周期。
（2）为了使存储系统的访问效率达到0.94，命中率和等效访问周期应该提高到多少？（3）为了使存储系统的访问效率从0.5提高到0.94，块的大小至少增加到几个字？解：（1）e = TC /（H×TC＋ (1-H)Tm），由题意可知：TC=10ns，Tm=60ns，e=0.5，H为命中率，则有H = 0.8。
而等效访问周期Te= H×TC ＋ (1-H)Tm= 20ns。
（2）同（1）有H = 0.9872、Te=17.552 ns。
（3）设块的大小为X，由题意可知一个块的访问次数为4X，访问效率达到0.94的命中率为0.9872，H=(4X-1)/4X，则X=19.53≈20，即块的大小至少增加到20个字。
5.57 假设在3000次访存中，第一级Cache不命中110次，第二级Cache不命中55次。
试问：在这种情况下，该Cache系统的局部不命中率和全局不命中率各是多少？解：局部不命中率 = 该级Cache的不命中次数/到达该级Cache的访存次数。
不命中率L1 = 110/3000 = 0.0367，不命中率L2= 55/110 = 0.50。
全局不命中率L1 =不命中率L1= 0.0367，全局不命中率L2 = 不命中率L1×不命中率L2= 0.0367×0.50 = 0.0184。