MSI译码器逻辑功能测试-广州大学
广外王非mis考试重点(已整理)
Mis复习资料1：什么是mis？管理信息系统（management information system）是用系统思想建立起来的，以电子计算机为基本信息处理手段，以现代通信设备为基本传输工具，且能为管理决策提供信息服务的人机系统。
2、理解mis系统的层次性3：了解详细调查与系统规划阶段的现状调查和可行性分析相比，详细调查的特点是目标更加明确，范围更加集中，在了解情况和数据收集方面进行的工作更为广泛深入，对许多问题都要进行透彻的了解和研究。
• 1、详细调查的原则–真实性：所谓真实性是指系统调查资料真实、准确地反映现行系统状况，不依照调查者的意愿反应系统的优点或不足。
–全面性。
任何系统都是由许多子系统有机地结合在一起而实现的。
–规范性。
有一套循序渐进、逐层深入的调查步骤和层次分明、通俗易懂的规范化逻辑模型描述方法。
–启发性。
需要调查人员的逐步引导，不断启发，尤其在考虑计算机处理的特殊性而进行的专门调查中，更应该善于按使用者能够理解的方式提出问题，打开使用者的思路。
• 2、详细调查的内容–系统的定性调查：定性调查主要是对现有系统的功能进行总结，包括组织结构的调查、管理功能的调查、工作流程的调查、处理特点的调查与系统运行的调查等。
–系统的定量调查：定量调查的目的是弄清数据流量的大小、时间分布、发生频率，掌握系统的信息特征，据此确定系统规模，估计系统建设工作量，为下一阶段的系统设计提供科学依据。
• 3、详细调查的方法–问卷调查法：可以用来调查系统普遍性的问题。
由初步调查结果可得到组织的基本情况。
–召开调查会：这是一种集中调查的方法，适合于了解宏观情况。
–调查人员直接参加业务实践：开发人员亲自参加业务实践，不仅可以获得第一手资料，而且便于开发人员和业务人员的交流，使系统的开发工作接近用户，用户更了解新系统。
–查阅企业的有关资料–个别访问：某些特殊问题或细节的调查，可对有关的业务人员作专题访问，仔细了解每一步骤、方法等细节。
实验二_利用MSI设计组合电路
实验二利用MSI设计组合逻辑电路姓名：学号：班级：15自动化2班日期：2016/10/14目录一、实验内容 (3)二、设计过程、仿真及实验步骤 (4)①设计过程 (4)②电路图及PROTEUS仿真测试 (6)③实验步骤 (9)三、实验数据及结果分析 (12)①实验数据 (12)②结果分析及心得 (15)一、实验内容1.将74LS197连接成八进制作为电路的输入信号源，利用74LS138实现数据分配器的功能，使其能将D通过ABC指定的一根输出线反相后输出。
2.用八选一数据选择器151设计一个函数发生器使其实现如下表的功能，并进行动态测试。
将74LS197连接成十六进制作为电路的信号输入源，用示波器观察并记录CP、S、0S、A、B、Y的波形。
13.设计一个半加半减器，输入为S、A、B，其中S为功能选择口。
当S=0时，输出A+B及进位；当S=1时，输出A-B及借位。
实验仪器：1.数字电路实验箱、数字万用表、示波器。
2.虚拟器件：74LS00、74LS197、74LS138、74LS151。
二、设计过程、仿真及实验步骤①设计过程：1.将74LS138附加控制端G1作为数据输入端，即数据D 可从G1输入，同时令022==B G A G ，012S S S 作为地址输入端，即可将G1送来的数据只能通过012S S S 所指定的一根输出线反相后输出。
将地址信号A 、B 、C 分别接入2S 、1S 、0S ，并按前述连接好G1、A G 2和B G 2即可完成要求的电路。
2.先列出1S 、0S 、A 、B 和Y 的真值表，如下：将S、0S、A分别接入74LS151中的2S、1S、0S。
当1S、0S、A分别1取不同值时，观察真值表中B和Y的关系，可以得出结论：D0=0、D1=B、D2=B、D3=1、D4=B、D5=B、D6=1、D7=0。
将E接低电平，D0~D7按照上述结论连接好之后给S、0S、A、B接入输入信号源即完成了要求1的电路。
02实验二--MSI译码器、数选器和全加器及其应用解析
低位全加器进位输出
高位全加器进位输入
如图：用全加器实现4位二进 制数相加。
〔2〕超前进位加法器
进位位直接由加数、被加数和最低位进位位CI0形成。
加法器的规律符号:
加数 被加数 低位进位
进位 和
芯片引脚图P309 返回
应用
N位加法运算、代码转换、减法器、十进制加法 例1. 试用四位加法器实现8421BCD码至余3BCD码的转换。
解：余3码比8421码多3，因此：
A3-A0：8421码
B3-B0 ：0011〔3〕
CI0 ：0
返回
三、试验仪器及器材
仪器：
数字规律电路试验箱
存储式数字示波器
函数发生器
器材：
74LS138 三八译码器〔P308〕
1个
74LS151 八选一数选器〔P308〕 1个
74LS283 四位二进制全加器〔P309〕 1个
低位来的进位
相加
和 高位进位
全加器真值表
输入
Ai Bi Ci 000 001 010 011 100 101 110 111
输出
Si Ci+1 00 10 10 01 10 01 01 11
全加器规律符号
〔一〕加法器的功能与分类
功能：实现N位二进制数相加
按实现方法分类：串行进位加法器、超前进位加法器
返回
3、全加器规律功能测试
试验二 MSI译码器、数选器和全加 器及其应用
一、试验目的
1、把握MSI译码器和数选器的规律功能 和使用方法。
2 、生疏MSI译码器、数选器的应用。 3、学习全加器、半加器的灵敏应用.
二、试验原理 1、译码器 译码器 概念
MSI设计组合逻辑电路实验报告
实验报告利用MSI设计组合逻辑电路院系：数据科学与计算机学院移动信息工程专业姓名：黄蕊学号：15352132班级：1506日期：2016.10.20一、实验目的1.熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。
2.掌握用MSI设计的组合逻辑电路的方法。
二、实验器件1.器件：74LS197，74LS138，74LS151，各类与非门（74LS00，74LS20.IEC,NOT）2.辅助及观察工具：clock波形发生器，逻辑分析仪三，实验内容实验一实验要求：数据分配器与数据选择器功能相反。
它是将一路信号送到地址选择信号指定的输出。
如输入为D，地址信号为A、B、C，可将D按地址分配到八路输出F0、F1、F2、F3、F4、F5、F6、F7。
其真值表如表（一）所示。
试用3线-8线译码器74LS138实现该电路。
将74LS197连接成八进制作为电路的输入信号源，将Q3Q2Q1分别与A、B、C连接，D接模拟开关，静态检测正确后，用示波器观察并记录D=1时，CP、A、B、C及F0—F7的波形。
提示：将74LS138附加控制端G1作为数据输入端，即数据D可从G1输入，同时令==0，S2S1S0作为地址输入端，即可将G1送来的数据只能通过A2A1A0所指定的一根输出线反相后送出去。
表（一）数据分配器真值表实验设计：（1）波形发生器（clock）只连接CLK2时，可产生三位二进制数（共八种）。
（2）理解了74LS138的使用，通过观察各位的变化速度可以得出Q1，Q2，Q3分别对应A，B，C。
理解E1，E2，E3分别对应原理图中的G1，G2A,G2B，分别连接高电位和低电位。
经过74LS138的变换Y0~Y7输出的为对应位的取反，真值表已给出。
实验一整体图：实验一波形图观察：实验二，LU(Logic Unit，逻辑单元)设计实验内容：用八选一数据选择器151设计一个函数发生器电路它的功能如表（二）所示。
msi设计的组合逻辑电路实验报告
msi设计的组合逻辑电路实验报告
实验目的：
1.了解组合逻辑电路器件的基本结构和功能原理；
2.掌握MSI设计器件的使用方法和时序分析原理；
3.通过实验操作，深入了解门电路和计数器等组合逻辑电路的工作原理，加深对数字逻辑的理解。
实验仪器：
1、MTX-15综合实验训练平台
2、器件：74LS08、74LS74、74LS161
实验步骤：
2、按照实验要求使用开关控制输入端和观察输出端，对器件进行测试
3、记录测试结果，完成实验报告
实验结果：
1.测试74LS08门电路
对74LS08门电路进行测试，连接输入端和输出端，使用开关控制输入信号，测量输出端信号的变化。
输入端1：1，输入端2：0
输出端：0
由测试结果可知，当输入端1和输入端2都为1时，门电路的输出为1，否则输出为0。
2.测试74LS74触发器
由测试结果可知，当时钟信号为1时，触发器会将输入端的数据存储在内部，并将状态输出端设置为相反状态，当时钟信号为0时，触发器将保持存储的数据不变，并保持状态输出端不变。
3.测试74LS161计数器
复位信号：1
数据输出端：0000，状态输出端：1
通过对74LS08门电路、74LS74触发器、74LS161计数器的实验测试，我们了解了它们的结构和基本功能原理。
组合逻辑电路采用逻辑门和触发器等基本逻辑器件组合而成，能够执行特定的逻辑运算和控制任务，我们需要根据实际的应用需求，选择合适的组合逻辑电路进行设计。
用MSI器件的组合电路实验
实验六用MSI器件的组合电路实验姓名：郑伟杰班级：软件一班学号：1025116038日期：2012.4.3一、实验目的1. 熟悉常用的MSI器件。
2. 掌握用MSI芯片的组合电路设计。
二、仪器及器材仪器：逻辑箱器材：74LS04、74LS20、74LS138、74LS153、74LS83三、预习要求：参阅附录熟悉本次实验所用集成块的管脚和真值表。
四、实验内容1.验证3—8译码器的逻辑功能，注意74LS138为低电位中的译码器。
接好电路并让使能端G1=1；G2A=0；G2B=0C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y70 0 0 0 1 1 1 1 1 1 10 0 1 1 0 1 1 1 1 1 10 1 0 1 1 0 1 1 1 1 10 1 1 1 1 1 0 1 1 1 11 0 0 1 1 1 1 0 1 1 11 0 1 1 1 1 1 1 0 1 11 1 0 1 1 1 1 1 1 0 11 1 1 1 1 1 1 1 1 1 02.用3—8译码器74LS138构成一位全加器：（1）逻辑表达式：S（A， B, Ci-1）= （1， 2， 4， 7）Ci（A， B, Ci-1）= （3， 5， 6， 7）（2）逻辑电路图：（3）在实验箱上用74LS138及74LS20构成全加器，并根据实验结果填写真值表。
表6—2A B Ci-1 S Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 13.验证4路选择器74LS153的逻辑功能，接好电路并让使能端G=0表6—3 G=0控制端数据输入输出B A a3 a2 a1 a0 Y0 0 ΦΦΦ0 00 0 ΦΦΦ 1 10 1 ΦΦ0 Φ00 1 ΦΦ 1 Φ 11 0 Φ0 ΦΦ01 0 Φ 1 ΦΦ 11 1 0 ΦΦΦ01 1 1 ΦΦΦ 14.用4路选择器74LS153构成一位全加器：（1）逻辑电路图：（2）在逻辑箱上用74LS153组成全加器，并根据实验结果填写以下真值表：表6—4A B Ci-1 S Ci0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 15.代码转换：利用4位全加器进行代码转换，转换过程如下：用74LS83芯片实现：输入余3码A B C D X数码管显示L4 L3 L2 L10 0 0 0 0 0 0 1 1 0 0 0 1 1 0 1 0 0 0 0 1 0 2 0 1 0 1 0 0 1 1 3 0 1 1 0 0 1 0 0 4 0 1 1 1 0 1 0 1 5 1 0 0 0 0 1 1 6 1 0 0 10 1 1 1 7 1 0 1 01 0 0 0 8 1 0 1 1 1 0 0 1 9 1 1 0 0。
数字电子技术实验指导
《数字电子技术基础》实验指导书广东海洋大学信息学院二0一五年二月目录实验一TTL集成与非门的逻辑功能与参数测试 (3)实验二74LS138译码器逻辑功能测试及应用 (7)实验三触发器逻辑功能测试及应用 (11)实验四计数器逻辑功能测试及应用 (14)附录《数字电子技术基础》实验报告的撰写格式与要求 (18)实验一TTL集成与非门的逻辑功能与参数测试一、实验目的1．掌握TTL与非门逻辑功能；2．掌握TTL与非门逻辑功能和主要参数的测试方法。
二、实验内容及步骤被测与非门74LS20电路图如图1-1所示。
图1-11、检查集成门电路的好坏，将测试的逻辑值填入表1中。
表12、TTL与非门的主要参数测试：（1）低电平输出电源电流I CCL= 。
测试条件：VCC=5V，输入端悬空，输出空载，如图1-2（a）所示。
（2）高电平输出电源电流I CCH= 。
测试条件：VCC=5V，两输入端悬空，两输入端接地，输出空载，如图1-2（b）所示。
（3）低电平输入电流I IL= 。
测试条件：VCC=5V，被测输入端通过电流表接地，其余输入端悬空，输出空载，如图1-2（c）所示。
（4）高电平输入电流I IH= 免测（无微安表）。
测试条件：VCC =5V，被测输入端通过电流表接VCC，其余输入端接地，输出空载，如图1-2（d）所示，每个输入端都测一下。
图1-23、（1）测试与非门74LS20的输出端允许灌入的最大负载电流I OL=。
测试方法：如图1-3所示，V CC=5V，门的输入端全部悬空，输出端接灌电流负载R L，调节R L，使I OL增大，V OL随之增高，当V OL达到V OLm（0.4V）时的I OL就是允许灌入的最大负载电流。
图1-3（2）根据实验中测得的I OL 和I IL求出TTL与非门的扇出系数N O 。
4、TTL与非门电压传输特性：（1）按图1-4接线，调节电位器R，使V i从0V向高电平变化，逐点测量V i和V o的对应值，记入表2中。
实验三实验报告利用MSI设计组合逻辑电路
实验三实验报告利⽤MSI设计组合逻辑电路实验三利⽤MSI设计组合逻辑电路实验报告13计科⼀班133490** ⼀、实验⽬的：1．熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使⽤⽅法。
2．掌握⽤MSI设计的组合逻辑电路的⽅法。
⼆、实验仪器及器件：1．数字电路实验箱、数字万⽤表、⽰波器。
2．器件：74LS00X1,74LS197X1,74LS138X1,74LS151X1三、实验预习：1. 仔细阅读实验原理，有疑问处做好记号，查阅相关资料2. 列真值表推导设计出实验内容中电路的实现四、实验原理：详细内容参见实验课本P11 – P14五、实验内容：1、⽤⼋选⼀数据选择器151设计⼀个函数发⽣器电路它的功能如表（四）所⽰。
待静态测试检查电路⼯作正常后，进⾏动态测试。
将74LS197连接成⼗六进制作为电路的输⼊信号源，⽤⽰波器观察并记录CP.、S1、S0、A、B、Y的波形。
表(四)函数发⽣器功能表设计过程：1.2.数据选择器151的输出Y′的表达式为：Y’= A2’A1’A0’D0 + A2’A1’A0D1 + A2’A1A0’D2 + A2’A1A0D3 + A2A1’A0’D4 + A2A1’A0D5 +A2A1A0’D6 + A2A1A0D7⽽由真值表可以导出Y的表达式为：Y = S1’S0’A’*0 +S1’S0’AB + S1’S0A’B + S1’S0A*1 + S1S0’A’B + S1S0’AB’ + S1S0A’*1 + S1S0A*0 令A2 = S1，A1 = S0，A0 = A, 即可得到：D0 = D7 = 0;D1 = D2 = D4 = B;D3 = D6 = 1;D5 = B’.将74LS197链接成⼗六进制作为电路的输⼊信号源后，令S1，S0，A，B分别接⼊QD，QC,QB,QA的信号。
逻辑图如下：实验过程：静态测试检查表⽰电路正常⼯作。
实验记录的波形对⽐如下。
2022年广州大学数电实验报告TTL集成逻辑门的逻辑功能与参数测试
广州大学学生实验报告
开课学院及实验室：年月日
学院
机电学院
年级、专业、班
姓名
学号
实验课程名称
数字电子技术实验
成绩
实验项目名称
TTL集成逻辑门旳逻辑功能与参数测试
指导教师
一、实验目旳
二、实验原理
三、使用仪器、材料
四、实验环节
五、实验过程原始记录(数据、图表、计算等)
六、实验成果及分析
一、实验目旳
一般NOL≥8
三、使用仪器、材料
+5V直流电源、逻辑电平开关、逻辑电平显示屏、直流数字电压表、直流毫安表、直流微安表、74LS20
四、实验环节
五、实验过程原始记录(数据、图表、计算等)
与非门逻辑功能测试电路
输 入
输 出
An
Bn
Cn
Dn
Y1
11Leabharlann 1100
1
1
1
1
1
0
1
1
1
1
1
0
1
1
1
1
1
0
1
ICCL
(mA)
IiH是指被测输入端接高电平，其他输入端接地，输出端空载时，流入被测输入端旳电流值。在多级门电路中，它相称于前级门输出高电平时，前级门旳拉电流负载，其大小关系到前级门旳拉电流负载能力，但愿IiH小些。由于IiH较小，难以测量，一般免于测试。
IiL与IiH旳测试电路如图5－2－2(c)、(d)所示。
(3)扇出系数NO
0.17
0.17
0.17
六、实验成果及分析
虽然这次旳实验比较简朴，但总旳感觉就是收获还是蛮多旳···通过本次旳实验我初步掌握 TTL集成与非门重要参数旳测试措施和掌握TTL器件旳使用规则，进一步熟悉数字电路实验装置旳构造，基本功能和使用措施。
MSI译码器逻辑功能测试-广州大学
数值，LE=0 为正常译码。
表 3-2 为 CD4511 功能表。CD4511 内接有上拉电阻，故只需在输出端与数码管笔段
之间串入限流电阻即可工作。译码器还有拒
伪码功能，当
输入码超过 1001 时，输出全为“0”，数码管 若用实验箱，一般实验装置上已完成了
CD4511 和数码管 BS202(或 5011)之间的连 只要接通+5V 电源和将十进制的 BCD 码接 相应输入端 A、B、C、D 即可显示 0～9 的 码管可接受四组 BCD 码输入。
Y0 Y1
Y2 Y3
Y4
Y5
Y6 Y7
S1 S2 S3 (a)
1
1
1
1
1
1
A0
A1
A2
16 15 14 13 12 11 10 9 VCC Y0 Y1 Y2 Y3 Y4 Y5 Y6
A0 A A2 S2 S3 S1 Y7GND 12 345678 1 74LS1(b3)8
15 14 13 12 11 10 9 7
现在要用 74LS138 实现如下式所示的逻辑函数 Z C B A C B A C B A CBA 先通过如下变换
Z C B A C B A C B A CBA Y0 Y1 Y2 Y7
中山大学数电实验三 利用MSI设计组合逻辑电路
中山大学数电实验三利用MSI设计组合逻辑电路数电实验三利用MSI设计组合逻辑电路预习报告1、复习常用组合逻辑电路工作原理和设计方法，及与之相应的MSI功能表及其使用方法。
组合逻辑电路既可以用实验二中的“列出真值表 ? 写函数式 ? 化简或变换 ? 画出逻辑图”方法来设计，也可以利用某些MSI(中规模集成电路)的功能特点来设计。
实验中用到的MSI有:74LS138(译码器、数据分配器)、74LS151(数据选择器)，其构造如下图所示。
译码器是将每个输入的二进制代码译成对应的输出高、低电平信号。
如下图为3线-8线译码器。
当附加控制门Gs的输出为高电平(S=1)时，可由逻辑图写出:从上式可看出，Y0—Y7同时又是A2、A1、A0这三个变量的全部最小项的译码输出。
所以这种译码器也叫最小项译码器。
如果将A2、A1、A0当作逻辑函数的输入变量，则可利用附加的门电路将这些最小项适当的组合起来，便可产生任何形式的三变量组合逻辑函数。
译码器又可作为数据分配器，可以将一路信号送到地址选择信号指定的输出。
如输入为D，地址信号为A、B、C，可将D按地址分配到八路输出F0、F1、F2、F3、F4、F5、F6、F7.数据选择器的功能是从一组输入数据中选出某一个信号输出，或称为多路开关。
2、复习采用中规模集成电路实现组合逻辑电路的方法，如使用译码器和数据选择器实现组合逻辑电路。
本实验用八选一数据选择器74LS151，要实现的真值表如下所示: S1 S0 A B Y0 0 0 0 0 0 0 0 1 0 0 0 1 0 0 0 0 1 1 1 0 1 0 0 0 0 1 0 1 1 0 1 1 0 1 01 1 1 11 0 0 0 0 1 0 0 1 1 1 0 1 0 1 1 0 1 1 0 1 1 0 0 1 1 1 0 1 1 1 1 1 0 0 1 1 1 1 0用proteus 7.4 模拟连接如下图所示:模拟示波器显示如下图所示(只显示输出Y的波形):本实验用数据分配器74LS138要实现的真值表如下所示:用proteus 7.4 模拟连接如下图所示:数电实验三利用MSI设计组合逻辑电路实验报告一、实验目的1、熟悉编码器、译码器、数据选择器等组合逻辑功能模块的功能与使用方法。
实验42 验证性实验——MSI数据选择器逻辑功能测试 实验报告纸
实验42 验证性实验——MSI数据选择器逻辑功能测试实验报告纸广州大学学生实验报告开课学院及实验室：电子楼410 20XX年月日学院机电学院年级、专业、班电气102 姓名夏方舟学号 1007300069 实验课程名称数字电子技术实验成绩实验项目名称验证性实验——MSI数据选择器逻辑功能测试指导老师王晓刚一、实验目的二、实验原理三、使用仪器、材料四、实验步骤五、实验过程原始记录六、实验结果及分析一、实验目的 1．测试中规模(MSI)集成数据选择器的逻辑功能和学习其使用方法； 2．学习数据选择器扩展使用的方法。
二、实验原理数据选择器所起的作用是指经过选择，把多个通道的数据传送到唯一的公共数据通道上。
数据选择器的功能类似一个多掷开关，其原理为，数据选择器在地址码的控制下，对几个输入数据中进行选择，如图4-l所示。
图中有四路数据D0～D3，通过选择控制地址A1、A0，从四路输入数据中选中某一路数据从Q端输出。
16 1 5 14 1 3 12 1 1 10 9 表4-1 数据D 输入输出输D01 Q 输出VCC D4 D5 D6 D7 A0 A1 A2 A2 A1 A0 Q Q 入D D274LS151 S 端 1 0 1 端 3D3 D2 D1 D0 Q Q S GND 0 0 0 0 D 0 D0 1 2 3 45 6 7 8 A0 0 0 1 D1 D1 0 A1 0 0 1 0 D2 D2 图4-1 地址码输入端四选一数据选择器示意图图4-2 74LS151引脚排列 0 0 1 1 D3 D3 数据选择器为目前逻辑设计中应用十分广泛的逻辑部件，它有20 1 0 0 D4 D4 0 1 0 1 D5 D5 选1、4选l、8选1、16选1等类别。
0 1 1 0 D6 D6 数据选择器的电路结构一般可用或门阵列组成，也有用传输门开关0 1 1 1 D7 D7 和门电路混合而成的。
1．八选一数据选择器74LS151 74LS151为8选1数据选择器，引脚排列如图4-2，功能如表4-1。
msi组合逻辑电路实验报告
msi组合逻辑电路实验报告一、实验目的本次实验的主要目的是通过设计和制作MSI组合逻辑电路，加深对数字电路原理和逻辑门的理解，掌握数字电路的设计方法和制作技巧。
二、实验原理MSI组合逻辑电路是由多个基本逻辑门组成的复杂逻辑电路。
在本次实验中，我们将使用74LS181（4位算术逻辑单元）芯片来设计并制作一个具有加减乘除四种运算功能的MSI组合逻辑电路。
74LS181芯片具有4位数据输入端A、B和4位数据输出端F以及8个控制输入端P0~P3、G0~G3。
其中，P0~P3用于选择运算类型，G0~G3用于选择运算数。
三、实验步骤1. 确定电路功能需求：根据实验要求，需要设计一个能够进行加减乘除四种运算的MSI组合逻辑电路。
2. 了解芯片引脚功能：查阅74LS181芯片手册，了解其引脚功能及各个控制输入端和输出端的作用。
3. 设计逻辑图：根据所需功能和芯片引脚功能，设计出所需的逻辑图，并分析其工作原理。
4. 制作电路板：根据逻辑图，使用EDA软件进行电路板设计，并进行打样、蚀刻、钻孔等制作工序。
5. 安装芯片：将74LS181芯片插入电路板上的芯片座，并连接所需的电源和信号线。
6. 调试电路：使用万用表等测试仪器对电路进行测试和调试，确保其正常工作。
7. 测试功能：使用开关输入不同的控制信号和数据信号，观察输出端是否符合所需功能要求。
四、实验结果经过反复调试和测试，最终成功制作出了一个能够进行加减乘除四种运算的MSI组合逻辑电路。
在输入不同的控制信号和数据信号后，输出端能够正确地输出运算结果。
五、实验总结本次实验通过设计和制作MSI组合逻辑电路，深入理解了数字电路原理和逻辑门的工作原理。
同时也掌握了数字电路的设计方法和制作技巧。
在实验中遇到问题时，我们需要耐心分析并找到解决办法。
只有通过不断实践和学习，才能更好地掌握数字电路设计与制作技术。
实验三-验证性实验—MSI译码器逻辑功能测试
实验三 验证性实验——MSI 译码器逻辑功能测试一．实验目的1．掌握中规模(MSI)集成译码器的逻辑功能和使用方法； 2．验证3—8线译码器和七段显示译码器的逻辑功能； 3．掌握数码管与译码器配合使用的方法；。
二．实验原理译码器的作用是进行代码间的“翻译”，将具有特定含义的二进制码进行辨别，并转换成控制信号。
译码器可分为通用译码器和显示译码器两大类。
前者又分为变量译码器和代码变换译码器。
l ．变量译码器(又称二进制译码器)，用以表示输入变量的状态，如2线—4线、3线—8线和4线—16线译码器。
若有n 个输入变量，则有2n 个不同的组合状态，就有2n 个输出端供其使用。
例如，有3个输入变量(或称为地址端)，那么就可以有23=8个不同的地址组合，分别为000、001、010、011、100、101、110、111，可以控制8个输出端，而每一个输出所代表的函数对应于n 个输入变量的最小项。
以3线—8线译码器74LSl38为例，图3-1(a)(b) (c)分别为其逻辑图及引脚排列。
其中A 2、A 1、A 0为地址输入端，￣Y 0~￣Y 7为译码输出端，S 1、¯S 2、¯S 3为使能端。
表3-1为74LSl38功能表。
当S 1=1，¯S 2+¯S 3=0时，74LS138工作，地址码所指定的输出端输出0(被选中)，其它输出端均输出1(未被选中)。
当S 1=0；¯S 2+¯S 3=×（注：“×”即不论是什么逻辑值的意思。
）；或S 1=×，¯S 2+¯S3=1时，译码器被禁止，所有输出同时为l 。
表3-1图3-1 3—8线译码器74LS138逻辑图及引脚排列A 0 A 1 A 2 (a)(b)74LS138译码器也可作为负脉冲输出脉冲分配器使用，只需利用使能端中的一个输入端输入数据信息，器件就成为一个多路分配器，如图3-2所示。
msi组合逻辑电路实验报告
msi组合逻辑电路实验报告1. 引言本实验旨在通过实践，了解多路选择器（Multiplexer，简称MUX）和解码器（Decoder）这两种基本的MSI（Medium Scale Integrated）组合逻辑电路，并通过设计和实现这两种电路，进一步加深对其原理和应用的理解。
2. 多路选择器（MUX）2.1 原理介绍多路选择器是一种常见的数字电路，它可以根据输入的选择信号，从多个输入信号中选择一个进行输出。
多路选择器通常用于数据选择、信号切换等场景中。
一般而言，一个n选1的多路选择器有2^n个数据输入端、n个选择输入端和一个输出端。
输出端将根据选择输入端的不同信号，将对应的输入信号输出。
2.2 设计要求本次实验要求设计一个2选1的多路选择器，即具有2个数据输入端和1个选择输入端。
2.3 电路图+----+---|D0 |+----+|---|D1 |---|S|--- Output|+----+---|D2 |+----+D0、D1、D2为数据输入端，S为选择输入端，Output为输出端。
2.4 实验步骤1.根据电路图连接电路。
2.将数据输入端(D0和D1)分别连接到逻辑门电路（如与门、或门、非门等）或其他要选择的信号源。
3.将选择输入端(S)连接到控制信号源。
4.观察输出端(Output)的结果。
5.调整选择信号源的输入，验证输出端的切换情况。
2.5 实验结果根据实验步骤，进行实验并记录实验结果。
可以通过表格形式列出不同的输入组合和对应的输出结果。
实验结果如下表所示：S D0 D1 Output0 1 0 10 0 1 01 1 0 01 0 1 12.6 结论通过实验可以发现，根据不同的选择输入信号，多路选择器可以在多个输入信号中选择一个进行输出。
实验结果与理论预期相符，说明设计的多路选择器电路正常工作。
3. 解码器（Decoder）3.1 原理介绍解码器是一种常见的组合逻辑电路，它将特定的输入模式解码成对应的输出模式。
实验三_MSI组合功能器件的设计应用
(a) 国际逻辑符号
（b）惯用逻辑符号
74283逻辑符号
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被加数和加数均为4位二进制数; 二进制全加器可以进行多位连接使用; 可以组成全减器、补码器或实现其他逻辑功
能等电路.
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实验三 MSI组合功能器件的设计应用
实验目的 实验原理 设计举例 实验内容
仪器与器材
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一、实验目的 1、掌握数据选择器、译码器和全加器等 MSI的组合原理及基本功能； 2、掌握MSI组合功能件的应用。
A B DE A B C DE A B F AB C F
A0
&
&
D E
&
C F CF
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从上述例子可见，数据选择器的地址变量 一般的选择方式：
(1)选用逻辑表达式各乘积项中出现次数最 多的变量（包括原变量和反变量），以简化 数据输入端的附加电路；
南通大学电工电子实验中心数字电子技术实验课程退出二实验原理二实验原理数据选择器74153通用译码器74138全加器74283南通大学电工电子实验中心数字电子技术实验课程退出muxen1y2yst2dst数据输入选通输入选择输入74153选通输出a国际逻辑符号b惯用逻辑符号半片双4选1数据选择器74153的逻辑符号st南通大学电工电子实验中心数字电子技术实验课程退出一片74153中有两Fra bibliotek4选1数据选择器
译码器功能测试及应用体会
译码器功能测试及应用体会译码器是一种重要的电子设备，其功能是将输入的一组编码信号转换成相应的解码输出信号。
在各种电子设备中广泛应用，如计算机、通信设备、遥控器等。
我在实际使用中对译码器的功能进行了测试，并有一些应用体会。
首先，我测试了译码器的基本功能。
我使用了一个4位2进制码作为输入信号，并将其连接到译码器的输入端口。
经过译码器的处理，输出了对应的解码信号。
我验证了译码器能够正确地将输入信号转化为对应的输出，这表明译码器具有良好的解码功能。
测试结果符合我的预期，这也验证了译码器的基本功能是正常的。
其次，我还对译码器的灵活性进行了测试。
我使用了不同类型的输入信号，并观察译码器的输出是否能够正常解码。
结果显示，译码器能够适应不同类型的输入信号，并能够正确解码输出。
这说明译码器具有很高的灵活性，能够满足不同应用场景的需求。
在实际应用中，我发现译码器有很多用途。
首先，译码器可以用于电子设备的控制。
例如，我可以将一个译码器连接到遥控器的按钮上，每个按钮对应一个编码信号。
当我按下按钮时，译码器将解码输出信号发送给被控制的设备，实现遥控器的功能。
这种应用非常方便，可以实现远程控制各种设备。
另外，译码器还可以用于数据传输。
当我需要将一个二进制信号传输给其他设备时，可以使用译码器将其转化为对应的解码信号，然后通过通信线路传输给目标设备。
目标设备接收到信号后，再使用相同类型的译码器将解码后的信号转回原始的二进制信号。
这种应用在数据通信中非常常见，有助于提高数据传输的准确性和稳定性。
此外，译码器还可以用于信息显示。
如LED显示屏，可以使用译码器将输入的编码信号解码成不同的字符或图形，并通过LED灯显示出来。
这样可以实现信息的直观展示，例如在交通信号灯中，不同颜色的LED灯通过译码器解码，展示不同的信号，便于行人和驾驶员理解。
总结起来，译码器是一种功能强大、灵活性高的电子设备。
在测试中，它展现了良好的解码功能和适应不同输入信号的能力。
2022年广州大学计算机科学与技术专业《计算机组成原理》科目期末试卷A(有答案)
2022年广州大学计算机科学与技术专业《计算机组成原理》科目期末试卷A（有答案）一、选择题1、地址线A15~A0（低），若选取用16K×1位存储芯片构成64KB存储器，则应由地址码（）译码产生片选信号。
A.A15，A14B.A0，AlC.A14，A13D.A1，A22、采用八体并行低位交叉存储器，设每个体的存储容量为32K×16位，存储周期为400ns，下述说法中正确的是（）。
A.在400ns内，存储器可向CPU提供2位二进制信息B.在l00ns内，每个体可向CPU提供27位二进制信息C.在400ns内，存储器可向CPU提供2位二进制信息D.在100ns内，每个体可向CPU提供2位二进制信息3、float型数据通常用IEEE754标准中的单精度浮点数格式表示。
如果编译器将float型变量x分配在一个32位浮点寄存器FR1中，且x=-8.25，则FR1的内容是（）。
A.C1040000HB.C2420000HC. C1840000HD.CIC20000H4、若x=103，y=-25，则下列表达式采用8位定点补码运算时，会发生溢出的是（）。
A.x+yB.-x+yC.x-yD.x-y5、假设有7位信息码010101，则低位增设偶校验位后的代码和低位增设奇校验位后的代码分别为（）。
A.01101010 01101010B.0101010 01101011C.01101011 01101010D.01101011 011010116、关于总线的叙述，下列说法正确的是（）。
I.总线忙信号由总线控制器建立II.计数器定时查询方式不需要总线同意信号III.链式查询、计数器查询、独立请求方式所需控制线路由少到多排序是：链式查询、独立请求方式、计数器查询A.仅I、IIIB.仅II，IIIC.仅IIID.仅II7、下列关于总线仲裁方式的说法中，正确的有（）。
I.独立请求方式响应时间最快，是以增加处理器开销和增加控制线数为代价的II.计数器定时查询方式下，有，根总线请求（BR）线和一根设备地址线，若每次计数都从0开始，则设备号小的优先级高III.链式查询方式对电路故障最敏感IV.分布式仲裁控制逻辑分散在总线各部件中，不需要中央仲裁器A.III，IVB. I，III，IVC. I，II，IVD.II，III，IV8、将高级语言源程序转换为机器目标代码文件的程序是（）。
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1 2 3 64 5 74LS1(3c8)
图 3-1 3—8 线译码器 74LS138 逻辑图及引脚排列
以 3 线—8 线译码器 74LSl38 为例，图 3-1(a)(b) (c)分别为其逻辑图及引脚排列。 其中 A2、A1、A0 为地址输入端，￣Y0~￣Y7 为译码输出端，S1、¯S2、¯S3 为使 能端。表 3-1 为 74LSl38 功能表。当 S1=1，¯S2+¯S3=0 时，74LS138 工作，地址码所指 定的输出端输出 0(被选中)，其它输出端均输出 1(未被选中)。当 S1=0；¯S2+¯S3=×；或 S1=×，¯S2+¯S3=1 时，译码器被禁止，所有输出同时为 l。74LS138 译码器也可作为
注：此处要使用示波器的双线功能，一路观察 CP 波形，一路观察输出波形。 把 CP 与某YX 端的波形画在“实验原始数据记录”步骤 2 的表 2 中。
五、实验过程原始记录（数据、图表、计算等）
输入
输出
S1
¯S2+¯S3
A2
A1
A0
Y0
Y1
Y2
Y3
Y4
Y5
Y6
Y7
1
0
0
0
0
1
0
0
0
1
74LS48( 共
阴)、CD4511(共阴)等，本实验系采用 CD4511 七段译码/驱动器。驱动共阴极 LED 数码管。 CD4511 引脚排列。其中
B C LT BI LE D A VSS 1 2 C3D445115 6 7 8
图 3-6 CD4511 引脚排列
BCD 码锁存/ 图用使能端中的一个输入端输入数据信息，器件
就成为一个多路分配器，如图 3-2 所示。若令¯S2=¯S3=0，在 S1 端输入数据，地址码所
对应的输出端输出 S1 数据的反码；若令
S1=1、¯S3=0，从¯S2 端输入数据，地址 码所对应的输出端就是 S2 端数据信息的
分配器输出
Y5 A2 A1A0
Y2 A2A1A0
Y3 A2A1A0
若在地址端赋值 A2=C，A1=B，A0=A，74LS138 的输出逻辑式可以改写为
Y0 C B A Y1 C B A Y2 C BA Y3 C B A
Y4 C B A Y5 C B A Y6 C B A Y7 C B A
1
0
0
1
0
1
0
0
1
1
1
0
1
0
0
1
0
1
0
1
1
0
1
1
0
1
0
1
1
1
学生实验报告
开课学院及实验室：
2018 年 11 月 1 日
学院 机械与电气 年级、专 工程学院 业、班
姓名
学号
实验课程名称
数电实验
成绩
实验项目名称
验证性实验——MSI 译码器逻辑功能测试
指导 老师
一、实验目的
1．掌握中规模(MSI)集成译码器的逻辑功能和使用方法； 2．验证 3—8 线译码器和七段显示译码器的逻辑功能； 3．掌握数码管与译码器配合使用的方法；。
A、B、C、D—BCD 码输入端
a、b、c、d、e、f、g —译码输出端，输出“l”有效，用来驱动共阴极 LED 数码管。
LT —测试输入端， LT = “0”时，译码输出全为“1”。
BI —消隐输入端， BI =“0”时，译码输出全为“0”。
LE—锁定端，LE=“1”时译码器处于锁定(保持)状态。译码输出保持在 LE=0 时的
CD4511 与 LED 数码管连接如图 3-7 所
三、使用仪器、材料
数 据 输 入VDD
图 3-7
+5V
A VDD a
B
b
C D
CD45
c d
LT11 e
BI
f
L
g
VSS E
R LE D
CD4511 驱动一位 LED 数码
管
媳灭。 译码器 接。实验时， 至译码器的 数字。四位数
示。
1．+5V 直流电源
由上式可接成如图 3-3 所 利用使能端能还可以方便地将 译码器组成一个 4/16 译码器， 所示。
2．数码显示译码器
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 S1 S2 S3
74LS138+(15)V
Y8 Y9 Y10 Y11 Y12Y13Y14Y15 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 A0 A1 A2 S1 S2 S3
二、实验原理
译码器的作用是进行代码间的“翻译”，将具有特定含义的二进制码进行辨别，并转 换成控制信号。译码器可分为通用译码器和显示译码器两大类。前者又分为变量译码器 和代码变换译码器。
l．变量译码器(又称二进制译码器)，用以表示输入变量的状态，如 2 线—4 线、3 线—8 线和 4 线—16 线译码器。若有 n 个输入变量，则有 2n 个不同的组合状态，就有 2n 个输出端供其使用。例如，有 3 个输入变量(或称为地址端)，那么就可以有 23=8 个不 同的地址组合，分别为 000、001、010、011、100、101、110、111，可以控制 8 个输出 端，而每一个输出所代表的函数对应于 n 个输入变量的最小项。
A0 A1 A2 S1 S2 S3
74LS138 数据输入
地址输入 图 3-2 数据分配器
A0 A1 A2 S1 S2 S3
74LS138 A B C +5V 图 3-3 实现逻辑函数图
Y0 A2 A1A0
Y1 A2 A1A0
Y2 A2A1A0
Y3 A2A1A0
Y4 A2 A1A0
现在要用 74LS138 实现如下式所示的逻辑函数 Z C B A C B A C B A CBA 先通过如下变换
Z C B A C B A C B A CBA Y0 Y1 Y2 Y7
Y0 Y1 Y2 Y7 Y0 Y1 Y2 Y7
(c)符号及引脚功能
LED 数码管
同出线形式的引出脚功能图。其中共
阴管本电路采用的型号为 5011，共阳 管采用的型号为 5012。一个 LED 数 码管可用来显示一位 0～9 十进制数 和一个小数点。小型数码管(0.5 寸和 0.36 寸)每段发光二极管的正向压降，
随显示光(通常为红、绿、黄、橙色)的颜色不同略有差别，通常约为 2～2.5V，每个发光
Z
原码。若输入的是时钟脉冲，则数据分配 器便成为时钟脉冲分配器。数据分配器可 Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
将一个信号源的数据信息传输到不同的 地点。二进制译码器还可以用来实现逻辑 函数。由表 3-1 知，74LS138 正常工作时， 每个输出端输出的逻辑关系为
数值，LE=0 为正常译码。
表 3-2 为 CD4511 功能表。CD4511 内接有上拉电阻，故只需在输出端与数码管笔段
之间串入限流电阻即可工作。译码器还有拒
伪码功能，当
输入码超过 1001 时，输出全为“0”，数码管 若用实验箱，一般实验装置上已完成了
CD4511 和数码管 BS202(或 5011)之间的连 只要接通+5V 电源和将十进制的 BCD 码接 相应输入端 A、B、C、D 即可显示 0～9 的 码管可接受四组 BCD 码输入。
2．74LS138 译码器逻辑功能的测试 将译码器使能端 S1、 S2 、 S3 及地址端 A2、A1、A0 分别接至“逻辑电平产生电路” 的输出口，八个输出端 Y7 ~ Y0 依次连接在“逻辑电平显示电路”的八个输入口上，拨动
“逻辑电平产生电路”的开关，按表 3-1 逐项测试 74LS138 的逻辑功能，并把结果填写 在“实验原始数据记录”步骤 1 的表 1 中。
2．双踪示波器
3．连续脉冲源 4．逻辑电平开关
5．逻辑电平显示器 6．拨码开关组(编码器)
7．译码显示器
8．74LS138×2、74LS00 一块，74LS04 一块。
四、实验步骤
1．数据拨码开关(实验箱上编码器)的使用（只需观察，不必记录） 将实验装置上的“编码器”某组拨码开关的输出 D、C、B、A 分别接至“译码显示” 部分的 D、C、B、A，接上+5V 电源，然后按功能表 3-2 输入的要求揿动四个数码的增 减键(“+”与“-”键)，观测“编码器”拨码盘上的数字与 LED 数码管显示的对应数字 是否一致，若正常则“译码显示”部分工作状态正常。
极管的点亮电流在 5～10mA。LED 数码管要显示 BCD 码所表示的十进制数字就需要有
一个专门的译码器，该译码器不但要完成译码功能，还要有相当的驱动能力。
b．BCD 码七段译码驱动器
16 15 14 13 12 11 10 9
此 类 译 码 器 型 号 有 74LS47( 共 阳 ) ， VDD f g a b c d e
a
f gb
e
c
示器，图 3-5(a)、(b)为共阴管和共阳 管的电路。共阴管即所有的发光二极 管的“-”极连在一起引出 M 脚接地， 其它各脚必须接高电平二极管才能 发亮；共阳管刚好相反。(c)为两种不
a bcde f gh
(b)共阳连接 图 3-5
dh
dh
+
M e d - ch M 5011 c
e d + ch M 5012 c