synopsys_ic_compiler_介绍、安装、调试和设计流程
Cadence、SYnopsys、Mentor系列软件的全安装
软件平台：RedHat Enterprise Linux Advanced Server 5.2
安装操作系统时，选择自定义主机名，定义计算机名为：RHEL
安装好系统后，在/etc/X11/xorg.conf中的末尾加入如下语句并保存：
Section "Extensions"
Option "Composite" "Disable"
EndSection
一、Mentor Graphics：
（一）Modelsim
1、Modesim 6.5的安装：
终端中输入：
>./install.linux
2、出现图形化安装界面，依次选择 Agree －> 选择要安装的软件－> 选择安装目标文件
夹－> 安装
3、配置license，在windows下用
modelsim6.5的破解器：双击MentorKG.exe，在同目录下产生LICENSE.TXT
4、配置启动脚本，在用户主目录下，用gvim打开 .bashrc文件，加入如下两行：
export LM_LICENSE_FILE=/home/mentor/modelsim/modeltech/LICENSE.TXT export PATH=$PATH:/home/mentor/modelsim/modeltech/linux
5、把windows下的LICENSE.TXT拷贝到linux下的/home/mentor/modelsim/modeltech目
录中
6、编辑/home/mentor/modelsim/modeltech目录下的modelsim.ini,找到VoptFlow = 1这
Synopsys安装和license制作简易教程
Synopsys安装和license制作简易教程
Synopsys ⼯具安装和 license 制作简易教程
Linux virtual machine “Ubuntu_16_04_for_synopsys” Info,
Username: jack
Password: login123
Memory: 2GB
Hard disk: 64GB
Processor counts: 1
Internet connection mode: NAT
安装过程（软件环境：VMware12pro / ubuntu16.04 / 32 位版本；64 位版本运⾏不成功）事先安装好 VMware12pro 和ubuntu16.04，之后在 ubuntu 中操作
设置 Ubuntu 镜像源
如图 1(a)所⽰，将 ubuntu software->Software & Updates->Download from 设置成
中国的⽹站，设置成功后关闭窗⼝，不选择更新
如图 1(b)所⽰，在终端中键⼊命令$ sudo apt-get update 进⾏更新
(a) ubuntu software (b) apt update
图 1 ubuntu 镜像源更新
安装必要⼯具
键⼊命令$ sudo apt-get install vim csh dconf-editor libjpeg62-dev
设置 Ubuntu 显⽰中⽂
键⼊命令$ dconf-editor
如图 2 所⽰，将org->gnome->gedit->preferences->encodings->candidate-
Synopsys软件安装步骤及说明
然后再到Synopsys SSS Feature Keygen目录下运行KeyGen.exe。
填写好后点击“Generate”将在该目录下自动生成一个名为license.dat的文件。（注：该路径下必须存在sssverify.exe及之前生成的synopsys.dat文件，否则生成不了或者生成的license.dat 失效导致启动不了DC。）
Synopsys系列工具简介
Synopsys系列工具简介
Synopsys的产品线覆盖了整个IC设计流程，使客户从设计规范到芯片生产都能用到完备的最高水平设计工具。公司主要开发和支持基于两个主要平台的产品，Galaxy设计平台和Discovery验证平台。这些平台为客户实现先进的集成电路设计和验证提供了整套综合性的工具。
Synopsys解决方案包括：
System Creation(系统生成)
System Verification and Analysis(系统验证与分析)
Design Planning(设计规划)
Physical Synthesis(物理综合)
Design for Manufacturing(可制造设计)
Design for Verification(可验证设计)
Test Automation(自动化测试)
Deep Submicron, Signal and Layout Integrity(深亚微米技术、信号与规划完整性技术)
Intellectual Property and Design Reuse Technology(IP 核与设计重用技术)
Standard and Custom Block Design(标准和定制模块设计)
Chip Assembly(芯片集成)
Final Verification(最终验证)
Fabrication and Packaging(制造与封装设计工具)
Technology CAD(TCAD)(工艺计算机辅助设计技术)
主要包括以下工具：
1.VCS (Verilog Compiled Simulator)
synopsys-dc中文教程(比较详细)
ASIC design flow
Compile and scan insert的scripts,采用bottom_up的编译方法
set_fix_multiple_port_net –buffer_constants –all compile –scan check_test create_test_pattern –sample 10 preview_scan insert_scan check_test 如果模块内的子模块具有dont_touch 属性需添加如下命令，因要插入扫描 remove_attribute find(-hierarchy design,”*”)dont_touch
ASIC design flow
Initial Setup :建立设计环境，技术库文件及其它设计环境设置。 DC .synopsys_dc.setup 文件
company =“zte corporation”; designer =“name”; technology=“0.25 micron”
Static Timing Analysis no
Time ok?
Tape out
ASIC design flow
设计举例，tap控制器，已完成代码编写及功能仿真：
Tap_controller.v Tap_bypass.v Tap_instruction.v Tap_state.v
Synopsys_Design_Compiler使用
Synopsys Design Compiler使用
一、介绍：
美国Synopsys公司发布的“Design Compiler”软件，简称“DC”，是一种逻辑合成工具。通过改进电路延迟时间的计算方法，缩小了逻辑合成时的时序与布局完成后的最终时序之间的偏差。DC得到全球60多个半导体厂商、380多个工艺库的支持。据最新Dataquest的统计，Synopsys的逻辑综合工具占据91%的市场份额。DC是十二年来工业界标准的逻辑综合工具，也是Synopsys最核心的产品。它使IC设计者在最短的时间内最佳的利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高
设计性能。
二、要求：
由于实训没有硬性要求VHDL文件，本人挑选了已经预先做好的洗衣机时控电路，利用Synopsys Design Compiler工具，进行优化分析，通过这
一过程熟悉软件的使用。
三、过程：
设置优化运行库，鉴于老师在练习手册上面提供的例子，我们使用库LSI-10K，因此在打开VHDL文件前，需要作以下设置Setup->Defaults，填
入以下信息。
在File->read打开要分析优化的VHDL文件，这里我选择一个洗衣机时控电路NewWasher.vhd 如下所示（分别为不同层次的视图：顶层、器件、
门级电路）
在Tools->Design Optimization中设置好兼顾平衡的约束条件（左图），确定编译后，产生了右边经过优化的门级电路图。
集成电路设计流程中的EDA工具使用教程
集成电路设计流程中的EDA工具使用教程
综合电路设计是电子工程师在集成电路设计中经常进行的一项重要任务。通过使用EDA（电子设计自动化）工具，设计师能够更高效地完成设计流程。本文将介绍集成电路设计流程中常用的EDA工具及其使用方法。
一、设计综合工具
设计综合是集成电路设计流程中的第一步，它将高级硬件描述语言（如VHDL或Verilog）转换为逻辑网表。常用的设计综合工具包括Synopsys Design Compiler、Cadence Genus等。
设计综合工具能够根据设计规范和约束，实现功能实现和性能优化。在
使用设计综合工具时，首先需要准备好设计规范和约束文件，以确保综合结
果能够满足设计要求。然后，通过命令行或图形界面界面加载设计文件，设
置综合选项并运行综合流程。
二、逻辑综合工具
逻辑综合是将逻辑网表转换为标准单元库的过程，并执行功耗优化和时
序约束等操作。常用的逻辑综合工具包括Synopsys Design Compiler、Cadence Genus等。
在使用逻辑综合工具时，首先需要准备好逻辑网表文件和约束文件。然后，通过命令行或图形界面界面加载设计和约束文件，设置综合选项，并运
行逻辑综合流程。逻辑综合工具还可以生成时序分析所需的约束文件，并进
行时序分析。
三、布局布线工具
布局布线是在物理空间中放置和布线所有电路元件的过程，以满足电路
设计的约束条件。布局布线工具能够根据设计规范和约束，生成良好的物理
布局和可靠的布线。常用的布局布线工具包括Cadence Innovus、Synopsys
Synopsys SoC 架构设计指南说明书
IP加速DesignWare IP，针对您的SoC进行调整
从一开始就保证正确的 SoC 架构
每一个复杂的 SoC 设计都是在巨大的上市时间压力下创建出来的。随着软件内容的增加以及更多IP （以及更复杂IP）被集成，设计人员面临着在不过度设计 SoC 的情况下性能、功耗和面积目标等诸多挑战。
作为您的设计团队的一员，Synopsys 的 SoC 架构设计顾问将帮助
您的 SoC 在正确的起点开始。顾问们已经准备好将他们多年的设计手机、汽车、网络和物联网 SoC 的专业技能应用到您独特的设计中。这些顾问将在以下方面应用并分享他们的深厚知识：• CPU、DSP和 ASIP 功能• 制定低功耗策略
• 关键模块的设计（RTL，ASIP）• PPA 估算
• 内存架构，总线带宽/延迟• 验证和基于 FPGA 的原型设计
与您的 SoC 一样独特的 IP
在为您的快节奏的市场打造 SoC 时，如果能够把针对您的设计调整的 IP 整合到一起，这将会为您带来竞争力上的优势。然而现成的 IP 已经不足以应对您的设计挑战。我们期待 IP 供应商能提供更多解决方案，包括简化 IP 配置和集成以及加速软件开发等。
Synopsys的“ IP 加速”计划将重新定义您对 IP 供应商的期望，它能帮助您以更少的功夫、更低的风险和更快的上
市速度成功地将IP集成到您的 SoC 中。
“Synopsys团队提出了详细的建议来测
试并构建我们 AI SoC的复杂接口，帮助
确保我们按时启动项目。”
〜 一家领先的人工智能计算公司的研发总监
预先验证的 IP 子系统，可由您或我们的团队 进行定制
synopsys ic compiler 介绍、安装、调试和设计流程
synopsys ic compiler 介绍、安装、调试和设计流程
加入该小组相关分类：
petery (组长) 2007/9/23 顶楼举报
一、介绍
synopsys ic compiler (v2005.linux)是基于Galaxy设计平台开发的产品。主要的工具有：
LEDA
LEDA是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查，加速SoC的设计流程。 LEDA预先将IEEE可综合规范、可仿真规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力
VCS
VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off 的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter 中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS 和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。
Scirocco
Scirocco是迄今为止性能最好的VHDL模拟器，并且是市场上唯一为SoC验证度身定制的模拟工具。它与VCS一样采用了革命性的模拟技术，即在同一个模拟器中把节拍式模拟技术与事件驱动的模拟技术结合起来。Scirocco的高度优化的VHDL编译器能产生有效减少所需内存，大大加快了验证的速度，并能够在一台工作站上模拟千万门级电路。这一性能对要进行整个系统验证的设计者来说非常重要。
集成电路EDA与验证技术课件：物理层设计工具IC Compiler
物理层设计工具IC Compiler
图7.1 Astro工具界面
物理层设计工具IC Compiler IC Compiler采用基于Tcl的统一架构，利用了Synopsys
最为优秀的核心技术实现了创新，其工作界面如图7.2所示。
图7.2 IC Compiler工具界面
物理层设计工具IC Compiler 7.2 IC Compiler(ICC)设计流程介绍
物理层设计工具IC Compiler
Module FA_behav(A, B, Cin,
Sum, Cout ); input A,B,Cin;
Output Sum,Cout;Reg Sum,
Cout;
Reg T1,T2,T3;
always@ ( A or B or Cin )
begin
Sum = (A ^ B) ^
物理层设计工具IC Compiler
图7.8 创建设计数据
物理层设计工具IC Compiler
ICC在图形界面操作完成之后，点击“OK”按钮，会 在History框下看到create_mw_lib的Tcl命令，-open是创建设 计Milkyway库之后，直接打开该数据库。
物理层设计工具IC Compiler
(3) LM：Logic model view。逻辑模型视图，包含有db 的逻辑单元库，同时也是可选的View。
Synopsys IC Complier设计流程指导书_Basic Flow
Timing variables RC and TLU+ models Delay calculation
1- 3
General IC Compiler Flow
SБайду номын сангаасnthesis
Design Setup Design Planning
place_opt clock_opt route_opt Chip Finishing
place_opt clock_opt
route_opt
Analysis
Output
Gate-Level Netlist(s)
Logical Libraries .db
create_clock –period 10 ... set_input_delay –max 1.2 ... set_output_delay –max 2.5 ... set_driving_cell ... ......
mem.db
1- 16
Shortcuts…
import_designs orca.v \ -format verilog \ -top ORCA_TOP
Format can be verilog, db, ddc
Replaces: read_verilog –netlist orca.v current_design ORCA_TOP uniquify link save_mw_cel –as ORCA_TOP
数字IC设计流程与工具讲义
= 0.41 = 0.46 = 0.41 = 0.46 = 0.41 = 0.46 = 0.41 = 0.96
数字后端设计流程-8 布线
数字后端设计流程-8 布线
第一步 全局布线
Global route 进行时，整个芯片会被切割成一块块的global routing cell (GRC)，其目的在于建立一个绕线的蓝图。对于每个GRC，Astro会去计 算包含其中且可以使用的wire track，根据这些信息选择绕线要经过的 GRC。如图所示，有一个以X为起点Y为终点的连接需要绕线，考虑到 blockage和congestion的状况后，选择了变化4、9、14、19、24、23、 22、21、16的GRC来绕线。
2 数字前端设计(front-end)
3 数字后端设计(back-end)
4 教研室ASIC后端文件归档
3
Q&A
Contents
1 基于标准单元的ASIC设计流程
2 数字前端设计(front-end)
3 数字后端设计(back-end)
4 教研室ASIC后端文件归档
3
Q&A
基于standcell的ASIC设计流程
数字前端设计流程-2
怎样保证网表的正确性？
以往的方法是对网表文件做门级仿真。此种方式 的仿真时间较长，且覆盖率相对较低。 形式验证+静态时序分析。此种方法仿真时间短， 覆盖率高，为业界普遍采用的方式。
第二章 Design Compiler简介
第二章 Design Compiler概述
Design Compiler是Synopsys综合软件的核心产品。它提供约束驱动时序最优化，并支持众多的设计类型，把设计者的HDL描述综合成与工艺相关的门级设计；它能够从速度、面积和功耗等方面来优化组合电路和时序电路设计，并支持平直或层次化设计。
第一节 Design Compiler入门
2-1-1 基本的综合流程
图2.1中显示了一个简化的综合流程：
图2.1 基本综合流程
Design Compiler按照所有标准EDA格式读写文件，包括Synopsys内部数据库（.db）和方程式（.eqn）格式。除此之外，Design Compiler还提供与第三方EDA工具的链接，比如布局布线工具。这些链接使得Design Compiler和其他工具实现了信息共享。
2-1-2 Design Compiler的功能
利用Design Compiler，设计者可以：
●利用用户指定的门阵列、FPGA或标准单元库，生成高速、面积优化的ASIC；
●能够在不同工艺技术之间转换设计；
●探索设计的权衡，包括延时、面积和在不同负载、温度、电压情况的功耗等设计约束条件；
●优化有限状态机的综合，包括状态的自动分配和状态的优化；
●当第三方环境仍支持延时信息和布局布线约束时，可将输入网表和输出网表或电路图整合在
一起输入至第三方环境；
●自动生成和分割层次化电路图
2-1-3支持的文件格式
表2.1列出了Design Compiler所支持的所有的输入输出的设计文件格式：
表2.1 支持的文件格式
Synopsys 综合工具Design Compiler(DC)
Synopsys 综合工具Design Compiler（DC）简介一.约束的基本概念：
约束就是对用户的设计中可度量的电路参数（如时序、面积以及电容等）进行声明。没有约束，工具（本文为DC）就不能有效地优化电路，以满足要求。
当DC对设计进行优化时，使用了两类约束：
1）设计规则约束（Design Rule Constraints，DRC）：此类约束是工具固有的，由工艺库（technology library）来定义。此类约束是设计功能正确的必要条件，
通过库应用于所有设计上。当然，你可以将它们定义的更紧。
2）优化约束（Optimization Constraints）：它们是由用户定义的，前提是可实现的。
用户在使用DC时，可以通过命令行或编写约束文件（.scr）来定义约束。下图给出DC 主要的DRC及优化约束，以及相关的DC命令（dc_shell接口命令）。
DRC：
最大转换时间（Max Transition Time）：对于一条连线（net）来说，是其驱动pin
逻辑值转化的最长时间。
最大扇出（Max Fanout）：对于驱动pin来讲。
最大/最小电容（Max/Min Capacitance）：用来控制连线的电容值。
器件退化（Cell Degradation）：某些工艺库包括器件退化表，它列举了某一器件可
驱动的最大电容，是该器件输入pin最大转换时间的
函数。
优化约束：
时序约束：包括
输入/输出延迟（Input/Output Delay）：同步路径
最大/最小延迟（Minimum/Maximum Delay）：异步路径
数字IC设计流程及工具介绍
数字IC设计流程及工具介绍
IC的设计过程可分为两个部分，分别为：前端设计（也称逻辑设计）和后端设计（也
称物理设计），这两个部分并没有统一严格的界限，凡涉及到与工艺有关的设计可称为后端设计。
前端设计的主要流程：
1、规格制定
芯片规格，也就像功能列表一样，是客户向芯片设计公司（称为Fabless，无晶圆设计公司）提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2、详细设计
Fabless根据客户提出的规格要求，拿出设计解决方案和具体实现架构，划分模块功能。
3、HDL编码
使用硬件描述语言（VHDL，Verilog HDL，业界公司一般都是使用后者）将模块功能以代码来描述实现，也就是将实际的硬件电路功能通过HDL语言描述出来，形成RTL（寄存器传输级）代码。
4、仿真验证
仿真验证就是检验编码设计的正确性，检验的标准就是第一步制定的规格。看设计是否精确地满足了规格中的所有要求。规格是设计正确与否的黄金标准，一切违反，不符合规格要求的，就需要重新修改设计和编码。设计和仿真验证是反复迭代的过程，直到验证结果显示完全符合规格标准。仿真验证工具Mentor公司的Modelsim，Synopsys的VCS，还有Cadence 的NC-Verilog均可以对RTL级的代码进行设计验证，该部分个人一般使用第一个-Modelsim。该部分称为前仿真，接下来逻辑部分综合之后再一次进行的仿真可称为后仿真。
5、逻辑综合――Design Compiler
仿真验证通过，进行逻辑综合。逻辑综合的结果就是把设计实现的HDL代码翻译成门级网表netlist。综合需要设定约束条件，就是你希望综合出来的电路在面积，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，选用的综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做仿真验证（这个也称为后仿真，之前的称为前仿真）逻辑综合工具Synopsys的Design Compiler，仿真工具选择上面的三种仿真工具均可。
Synopsys产品线介绍
精品文档你我共享
Synopsys产品线介绍
目录
DC Ultra (1)
DesignWare Library (DesignWare 库) (2)
DFT Compiler (2)
TetraMAX ATPG (3)
Apollo-II (3)
Star-RCXT (4)
Hercules (4)
PrimeTime (5)
VCS (5)
Vera (6)
LEDA (6)
Cosmos-Scope ............................................................................................................ .7 DC Ultra
Design Compiler的最高版本
在Synopsys软件中完整的综合方案的核心是DC UltraTM,对所有设计而言它也是最好级别的综合平台。DC Ultra添加了全面的数据通路和时序优化技术，并通过工业界的反复证明。DC Ultra具有独特的优化技术，能满足今天设计的各种挑战。DC Ultra提供快速的具有先进水平的数据通路优化技术，能建立快速关键路径时序。另外，DC Ultra采用后布局和优化布线技术，易于较快达到时序收敛。DC Ultra已在工业界确立了领先地位，DC Ultra综合引擎能提供DC Expert 所有的功能，以及它的独特的优点。
能与DC Ultra共同工作的软件有路径综合、测试综合和功耗优化、静态时序和功耗分析，以及经验证的、高性能Design Ware库。这是经过验证的技术独特的集成，形成一个完整的综合解决方案，能在最短的时间里满足用户所有的设计挑战。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
synopsys ic compiler 介绍、安装、调试和设计流程
加入该小组相关分类：
petery (组长) 2007/9/23 顶楼举报
一、介绍
synopsys ic compiler (v2005.linux)是基于Galaxy设计平台开发的产品。主要的工具有：
LEDA
LEDA是可编程的语法和设计规范检查工具，它能够对全芯片的VHDL和Verilog描述、或者两者混合描述进行检查，加速SoC的设计流程。 LEDA预先将IEEE可综合规范、可仿真规范、可测性规范和设计服用规范集成，提高设计者分析代码的能力
VCS
VCS是编译型Verilog模拟器，它完全支持OVI标准的Verilog HDL语言、PLI和SDF。 VCS具有目前行业中最高的模拟性能，其出色的内存管理能力足以支持千万门级的ASIC设计，而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。VCS结合了节拍式算法和事件驱动算法，具有高性能、大规模和高精度的特点，适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将CoverMeter中所有的覆盖率测试功能集成，并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。VCS和Scirocco都集成了Virsim图形用户界面，它提供了对模拟结果的交互和后处理分析。
Scirocco
Scirocco是迄今为止性能最好的VHDL模拟器，并且是市场上唯一为SoC验证度身定制的模拟工具。它与VCS 一样采用了革命性的模拟技术，即在同一个模拟器中把节拍式模拟技术与事件驱动的模拟技术结合起来。Scirocco的高度优化的VHDL编译器能产生有效减少所需内存，大大加快了验证的速度，并能够在一台工作站上模拟千万门级电路。这一性能对要进行整个系统验证的设计者来说非常重要。
Vera
Vera验证系统满足了验证的需要，允许高效、智能、高层次的功能验证。Vera验证系统已被Sun、NEC、Cisco等公司广泛使用以验证其实际的产品，从单片ASIC到多片ASIC组成的计算机和网络系统，从定制、半定制电路到高复杂度的微处理器。Vera验证系统的基本思想是产生灵活的并能自我检查的测试向量，然后将其结合到test-bench中以尽可能充分测试所设计的电路。Vera验证系统适用于功能验证的各个层次，它具有以下特点：与设计环境的紧密集成、启发式及全随机测试、数据及协议建模、功能代码覆盖率分析。
Physical Compiler
Physical Compiler解决0.18微米以下工艺技术的IC设计环境，是Synopsys物理综合流程的最基本的模块，它将综合、布局、布线集成于一体，让RTL设计者可以在最短的时间内得到性能最高的电路。通过集成综合算法、布局算法和布线算法。在RTL到GDS II的设计流程中，Physical Compiler向设计者提供了可以确保即使是最复杂的IC设计的性能预估性和时序收敛性。
Clocktree Compiler
ClockTree Compiler是嵌入于Physical Compiler的工具，它帮助设计者解决深亚微米IC设计中时钟树的时序问题。它不仅能够简化设计流程，而且可以极大的提高时钟树的质量：对于插入延时有5％－20％的改进，对时钟偏移有5％－10％的改进。
DC-Expert
DC得到全球60多个半导体厂商、380多个工艺库的支持。据最新Dataquest的统计，Synopsys的逻辑综合工具占据91%的市场份额。DC是十二年来工业界标准的逻辑综合工具，也是Synopsys最核心的产品。它使IC设计者在最短的时间内最佳的利用硅片完成设计。它根据设计描述和约束条件并针对特定的工艺库自动综合出一个优化的门级电路。它可以接受多种输入格式，如硬件描述语言、原理图和网表等，并产生多种性能报告，在缩短设计时间的同时提高设计性能。
DC Ultra
对于当今所有的IC设计，DC Ultra 是可以利用的最好的综合平台。它扩展了DC Expert的功能，包括许多高级的综合优化算法，让关键路径的分析和优化在最短的时间内完成。在其中集成的Module Compiler数据通路综合技术， DC Ultra利用同样的VHDL/Verilog流程，能够创造处又快又小的电路。
DFT Compiler
DFT Compiler提供独创的“一遍测试综合”技术和方案。它和Design Compiler 、Physical Compiler系列产品集成在一起的，包含功能强大的扫描式可测性设计分析、综合和验证技术。DFT Compiler可以使设计者在设计流程的前期，很快而且方便的实现高质量的测试分析，确保时序要求和测试覆盖率要求同时得到满足。DFT Compiler同时支持RTL级、门级的扫描测试设计规则的检查，以及给予约束的扫描链插入和优化，同时进行失效覆盖的分析。
Power Compiler
Power Compiler?提供简便的功耗优化能力，能够自动将设计的功耗最小化，提供综合前的功耗预估能力，
让设计者可以更好的规划功耗分布，在短时间内完成低功耗设计。Power Compiler嵌入Design
Compiler/Physical Compiler之上，是业界唯一的可以同时优化时序、功耗和面积的综合工具。
FPGA Compiler II
FPGA Compiler II是一个专用于快速开发高品质FPGA产品的逻辑综合工具，可以根据设计者的约束条件，针对特定的FPGA结构（物理结构）在性能与面积方面对设计进行优化，自动地完成电路的逻辑实现过程，从而大大降低了FPGA设计的复杂度。FPGA Compiler II利用了特殊的结构化算法，结合高层次电路综合方法，充分利用复杂的FPGA结构将设计输入综合成为满足设计约束条件，以宏单元或LUT为基本模块的电路，可以多种格式输出到用户的编程系统中。FPGA Compiler II为FPGA设计者提供高层次设计方法，并为IC设计者用FPGA 做样片而最后转换到ASIC提供了有效的实现途径。
Prime Power
动态功耗的门级仿真和分析的工具，可精确分析基于门级的设计的功耗问题，逐渐成为ASIC和对功耗要求较高的结构定制产品（袖珍计算机和通讯设备）设计者的高级解决方案。
PrimeTime
PrimeTime® 是针对复杂、百万门芯片进行全芯片、门级静态时序分析的工具。PrimeTime可以集成于逻辑综合和物理综合的流程，让设计者分析并解决复杂的时序问题，并提高时序收敛的速度。PrimeTime
是众多半导体厂商认可的、业界标准的静态时序分析工具。
Formality
Formality是高性能、高速度的全芯片的形式验证：等效性检查工具。它比较设计寄存器传输级对门级或门级对门级来保证它没有偏离原始的设计意图。在一个典型的流程中，用户使用形式验证比较寄存器传输级源码与综合后门级网表的功能等效性。这个验证用于整个设计周期，在扫描链插入、时钟树综合、优化、人工网表编辑等等之后，以便在流程的每一阶段都能在门级维持完整的功能等效。这样在整个设计周期中就不再需要耗时的门级仿真。将Formality和PrimeTime这两种静态验证方法结合起来，一个工程师可以在一天内运行多次验证，而不是一天或一周只完成一次动态仿真验证。
Saber
Saber是Synopsys公司开发并于1987年推出的模拟及混合信号仿真软件，被誉为全球最先进的系统仿真软件，也是唯一的多技术、多领域的系统仿真产品。与传统仿真软件不同，Saber在结构上采用硬件描述语言（MAST）和单内核混合仿真方案，并对仿真算法进行了改进，使Saber仿真速度更快、更加有效、应用也越来越广泛。应用工程师在进行系统设计时，建立最精确、最完善的系统仿真模型是至关重要的。
Saber可同时对模拟信号、事件驱动模拟信号、数字信号以及模数混合信号设备进行仿真。利用Synopsys 公司开发的Calaversas算法，Saber可以确保同时进行的两个仿真进程都能获得最大效率，而且可以实现两个进程之间的信息交换，并在模拟和数字仿真分析之间实现了无缝联接。Saber适用领域广泛，包括电子学、电力电子学、电机工程、机械工程、电光学、光学、水利、控制系统以及数据采样系统等等。只要仿真对象能够用数学表达式进行描述，Saber就能对其进行系统级仿真。在Saber中，仿真模型可以直接用数学公式和控制关系表达式来描述，而无需采用电子宏模型表达式。因此，Saber可以对复杂的混合系统进行精确的仿真，仿真对象不同系统的仿真结果可以同时获得。为了解决仿真过程中的收敛问题，Saber内部采用5种不同的算法依次对系统进行仿真，一旦其中某一种算法失败，Saber将自动采用下一种算法。通常，仿真精度越高，仿真过程使用的时间也越长。普通的仿真软件都不得不在仿真精度和仿真时间上进行平衡。Saber采用其独特的设计，能够保证在最少的时间内获得最高的仿真精度。Saber工作在SaberDesigner图形界面环境下，能够方便的实现与Cadence Design System和Mentor Graphics的集成。通过上述软件也可以直接调用Saber进行仿真。JupiterXT
芯片设计者在层次化物理设计环境中完成从门级网表到布局布线收敛的重要工具，可以帮助您将Timing、Area 和Power与您的设计进行匹配，JupiterXT通过下面的方法来管理和优化您的设计：
1、物理版图的层次化管理
2、精确的面积、寄生参数和时序估计
3、层次化布局布线流程中，精确的子模块时序加载
Astro
Astro是Synopsys为超深亚微米IC设计进行设计优化、布局、布线的设计环境。Astro可以满足5千万门、时钟频率GHz、在0.10及以下工艺线生产的SoC设计的工程和技术需求。Astro高性能的优化和布局布线能力主要归功于Synopsys在其中集成的两项最新技术：PhySiSys和Milkyway DUO结构。
Design Vision
Synopsys综合环境的图形界面，在通用技术层和门级进行设计浏览和分析的分析工具。
Mars-rail
Mars-Rail用于功耗和电漂移的分析和优化，以完成低功耗高可靠性的设计。它将自动在Apollo-II的布局布线中起作用。
Mars-xtalk
Mars-Xtalk可以进行充分的串扰分析，并能够进行防止串扰发生的布局和布线，解决超深亚微米芯片设计中