6.3 锁相环路(PLL)电路设计实例
锁相环PLL基本原理设计与应用
AGC电路接收方框图如图2-1所示。
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图2-1 AGC电路的接收方框图
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工作原理: 它的工作过程是输入信号 经放大、变频、再放大 后，到中频输出信号，然后把此输出电压经检波和滤波，产生 控制电压 ，反馈回到中频、高频放大器，对他们的增益进行 控制。所以这种增益的自动调整主要由两步来完成：第一，产 生一个随输入 信号而变化的直流控制电压 (叫AGC电压)；第 二，利用AGC电压去控制某些部件的增益, 使接收机的总增益 按照一定规律而变化。
第 24 页
图4-4 鉴相器的线性数学化模型（时域）
2．环路滤波器（Loop Filter，简称LF)
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环路滤波器是线性电路，由线性元件电阻、电感和电容 组成，有时还包括运算放大器在内。它是低通滤波器。在锁 相环路中，常用的滤波器有以下的三种，如图4-5所示。
图4-5 三种常用的环路滤波器
第四节 锁相环路(PLL)
第 13 页
一、PLL概述
锁相环路是一个相位误差控制系统，是将参考信号与输出 信号之间的相位进行比较，产生相位误差电压来调整输出信号 的相位，以达到与参考信号同频的目的。
参考 信号
鉴相器
环路 滤波器
输出
压控
信号
振荡器
图4-1 锁相环系统框图
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锁相环路应用
锁相接收机 微波锁相振荡源 锁相调频器 锁相鉴频器 定时提取（滤波） 锁相频率合成器 ……
第 16 页
鉴相器是相位比较装置，用来比较输入信号ui(t)与压控 振荡器输出信号uo(t) 的相位，它的输出电压ui(t)是对应于 这两个信号相位差的函数。
环路滤波器的作用是滤除ud(t)中的高频分量及噪声， 以保证环路所要求的性能。
锁相环电路设计
锁相环的原理2007-01-23 00:241．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环（PLL）。
锁相环的特点是：利用外部输入的参考信号控制环路部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。
2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。
鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：（8-4-1）（8-4-2）式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。
则模拟乘法器的输出电压u D为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。
即u C（t）为：（8-4-3）式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：即（8-4-4）则，瞬时相位差θd为（8-4-5）对两边求微分，可得频差的关系式为（8-4-6）上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，u c（t）为恒定值。
毕业设计论文：PLL锁相环电路
1摘 要随着通信及电子系统的飞速发展，促使集成锁相环和数字锁相环突飞猛进。
本次毕业设计的主要任务是，采用0.180.18μμm CMOS 工艺，设计实现一个基于改进的鉴频鉴相器，压控振荡器，环路滤波器的全集成的CMOS PLL 锁相环电路，设计重点为PLL 锁相环电路的版图设计，设计工具为Laker 。
本论文介绍了PLL 锁相环电路的基本原理以及其完整的版图设计结果。
本次设计表明，采用该方案实现的锁相环电路主要功能工作正常，初步达到设计要求。
求。
关键词：PLL 锁相环电路，鉴频鉴相器，压控振荡器，环路滤波器，版图设计，0.180.18μμm CMOS 工艺工艺AbstractWith the development of the communications and electronic systems, the technology of the integrated PLL and digital PLL develops rapidly.The main task of graduation is to design and realize a fully integrated CMOS PLL circuit which is based on an improved phase detector, VCO, loop filter using the 0.18μm CMOS technology 0.18μm CMOS technology. The design focus on the layout of the PLL circuit, and the . The design focus on the layout of the PLL circuit, and the design tools is the Laker.This paper introduces the basic principles of PLL phase locked loop circuit and its comprehensive layout results. This design shows that the program implemented by the main function of PLL circuit is working well, and it meets the design requirements.Key words:PLL phase locked loop circuits, popularly used phase detectors, discrimination, VCO loop filter, layout design, 0.18 μm CMOS process目 录 (11)摘 要.............................................................................................................................. (22)Abstract .......................................................................................................................... (44)第1章 绪论................................................................................................................ (44)1.1 锁相技术的发展.............................................................................................. (44)1.2 锁相环路的主要特性......................................................................................1.3 PLL锁相环的应用领域 (5)第2章 基于CMOS锁相环的电路设计 (7)2.1 锁相环的基本组成.......................................................................................... (77) (77)2.2 锁相环工作原理.............................................................................................. (88)2.3 鉴相器..............................................................................................................2.3.1 鉴频鉴相器（PFD） (9) (110)2.3.2 鉴频鉴相器设计.................................................................................. (110)2.4 环路滤波器....................................................................................................11 (11)2.5 压控振荡器....................................................................................................第3章 关于COMS锁相环的版图设计 (12) (112)3.1 电路设计........................................................................................................3.2 版图设计........................................................................................................ (112) (113)3.2.1 版图设计规则检查.............................................................................. (113)3.2.2 注意事项..............................................................................................3.3 锁相环的版图设计........................................................................................ (115) (117)第4章 结束语............................................................................................................ (118)参考文献...................................................................................................................... (119)致谢..............................................................................................................................第1章 绪论1.1锁相技术的发展 锁相技术起源于20世纪30年代，提出无线电调幅信号的锁相同步检波技术。
锁相环PLL
光耦合器
2.电流传输比 光耦合器的重要参数，通常用直流电流传 输比来表示，当输出电压保持恒定时，它等 于直流输出电流IC与直流输入电流IF的百分 比。有公式 CTR=IC/IF *100%。
光耦合器
六、选用原则
1.光耦合器的电流传输比（CTR）的允许范围为 50%-200%。 这时因为当CTR<50%时，光耦合器中的LED就需 要较大的工作电流（IF>50mA），才能正常控制占 空比，这会增大光耦合器的功耗。如果当 CTR<200%，在启动电路或者当负载发生突变时， 有可能造成误触发，影响正常输出。
其中，1.通用型属于中速光耦合器，其电流传输比 为25%-300%。达林顿型光耦合器的速度较低，其 电流传输比可达到100%-5000%。 2.高速型光耦合器具有速度快、输出线性好等优点。 由光集成电路构成的光耦合器属于高速光耦，电流 传输比较大。
光耦合器
3.光纤型光耦合器能够耐压高，其绝缘电压 值超过100kV。 4.光敏晶闸管型光耦合器属于大功率输出的 光耦典型产品有4N39（内含单向晶闸管）， IS607（内含双向晶闸管）。光敏场效应管型 光耦合器的特点是速度快，交、直流两用。
隔离变压器
三、图形符号（见P56 图5-17）
隔离变压器
四、作用
隔离变压器是交流电源转换的一种重要的静止型电 磁感应器件，广泛应用于电器、控制、船舶及测试 等行业。 1.绝缘耐压特性 2.电源滤波作用
隔离变压器
五、应用
图一 常见的晶闸管触发电路
图二 典型的直接耦合式GTO驱动电路
光耦合器
一、概念 光耦合器（Optical Coupler）也称光电耦合 光耦合器 器或隔离器，简称光耦 光耦。 光耦
锁相环pll原理与应用
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目 录
• 锁相环PLL的基本原理 • 锁相环PLL的种类与特性 • 锁相环PLL的应用 • 锁相环PLL的发展趋势与挑战 • 锁相环PLL的设计与实现
01
锁相环PLL的基本原理
PLL的基本结构
鉴相器（PD）
用于比较输入信号和反馈信号的相位 差。
压控振荡器（VCO）
相位同步
锁相环PLL用于电力系统的相位同步，确保不同电源之间的相位一 致，提高电力系统的稳定性。
频率跟踪
锁相环PLL用于电力系统的频率跟踪，实时监测电网频率变化，确 保电力系统的正常运行。
故障定位
通过分析电网信号的相位和频率变化，结合锁相环PLL实现电力故 障的快速定位和排查。
其他领域的应用
电子测量
PLL的发展趋势
高速化
随着通信技术的发展， 对信号的传输速率要求 越来越高，锁相环PLL 的频率合成速度和跟踪
速度也在不断加快。
数字化
随着数字信号处理技术 的进步，越来越多的锁 相环PLL开始采用数字 控制方式，提高了系统 的稳定性和灵活性。
集成化
为了减小电路体积和降 低成本，锁相环PLL的 集成化程度越来越高， 越来越多的功能被集成
软件PLL具有灵活性高、可重 构性好等优点，但同时也存在 计算量大、实时性差等缺点。
各种PLL的优缺点比较
1 2
3
模拟PLL
优点是响应速度快、跟踪性能好；缺点是元件参数漂移、温 度稳定性差。
数字PLL
优点是精度高、稳定性好、易于集成；缺点是响应速度慢、 跟踪性能较差。
软件PLL
优点是灵活性高、可重构性好；缺点是计算量大、实时性差 。
6.1 锁相环路(PLL)电路基础
t
VCO受环路滤波器输出电压uc(t)的控制，使振荡频率 向输入信号的频率靠拢，直至两者的频率相同，使得 VCO输出信号的相位和输入信号的相位保持某种特定 的关系，从而达到相位锁定的目的。
4．锁相环的基本工作过程 锁相环的基本工作过程如下： （1）设输入信号ui(t)和本振信号（压控振荡器输出信 号）uo(t)分别是正弦和余弦信号，它们在鉴相器内进 行比较，鉴相器的输出是一个与两者间的相位差成比 例的电压ud(t)，一般把ud (t)称为误差电压。 （2）环路低通滤波器滤除鉴相器输出中的高频分量， 然后把输出电压uc(t)加到VCO的输入端，VCO的本振 信号频率随着输入电压的变化而变化。如果二者频率 不一致，则鉴相器的输出将产生低频变化分量，并通 过低通滤波器使VCO的频率发生变化。只要环路设计 恰当，则这种变化将使本振信号uo(t)的频率与鉴相器 输入信号ui (t)的频率一致。
图6.1.3 三种常用的环路滤波器
图6.1.3（a）所示的一阶RC低通滤波器的传递函 数为输出电压uc(t)与输入电压ud(t)之比，即
1 1 u ( jω ) jω C H ( jω ) = c = = RC 1 ud ( jω ) R + 1 jω + jω C RC
改为拉氏变换形式，用s代替jω，得 1 1 RC = τ = 1 H (s) = 1 1 sτ + 1 s+ s+ RC τ 式中，τ =RC为滤波器时间常数
3．良好的门限特性 在调频通信中，锁相环路用做鉴频器时也有门限效应存在。 但是，在相同的调制系数的条件下，它比普通鉴相器的门 限低。当锁相环路处于调制跟踪状态时，环路有反馈控制 作用，跟踪相位差小，这样，通过环路的作用，限制了跟 踪的变化范围，减少了鉴相特性的非线性影响，改善了门 限特性。 锁相环路在通信系统中的用途极为广泛。例如，锁相接收 机、微波锁相振荡源、锁相调频器、锁相鉴频器、窄带的 高频带通滤波器等。在锁相频率合成器中，锁相环路具有 稳频作用，能够完成频率的加、减、乘、除等运算，可以 作为频率的加减器、倍频器、分频器等使用。 目前在比较先进的模拟和数字通信系统中大都使用了锁相 环路。
锁相环PLL原理与应用-经典共66页文档
6
、
露
凝
无Hale Waihona Puke 游氛，天
高
风
景
澈
。
7、翩翩新 来燕，双双入我庐 ，先巢故尚在，相 将还旧居。
8
、
吁
嗟
身
后
名
，
于
我
若
浮
烟
。
9、 陶渊 明（ 约 365年 —427年 ），字 元亮， （又 一说名 潜，字 渊明 ）号五 柳先生 ，私 谥“靖 节”， 东晋 末期南 朝宋初 期诗 人、文 学家、 辞赋 家、散
Thank you
1
0
、
倚
南
窗
以
寄
傲
，
审
容
膝
之
易
安
。
6、最大的骄傲于最大的自卑都表示心灵的最软弱无力。——斯宾诺莎 7、自知之明是最难得的知识。——西班牙 8、勇气通往天堂，怯懦通往地狱。——塞内加 9、有时候读书是一种巧妙地避开思考的方法。——赫尔普斯 10、阅读一切好书如同和过去最杰出的人谈话。——笛卡儿
文 家 。汉 族 ，东 晋 浔阳 柴桑 人 （今 江西 九江 ） 。曾 做过 几 年小 官， 后辞 官 回家 ，从 此 隐居 ，田 园生 活 是陶 渊明 诗 的主 要题 材， 相 关作 品有 《饮 酒 》 、 《 归 园 田 居 》 、 《 桃花 源 记 》 、 《 五 柳先 生 传 》 、 《 归 去来 兮 辞 》 等 。
PLL锁相环电路
二．鉴相器（PD） Ud = Kd *θ Kd 为鉴相灵敏度 三．压控振荡器（VCO） （P2） ωo（t）= ωom + K0 UF（t） K0——VCO控制特性曲线的斜率，常 称为VCO的控制灵敏度，或称压控灵 敏度。
四、环路滤波器，这里仅讨论 无源比例积分滤波器
• 其传递函数为：
U O ( s) s 2 1 K F ( s) U i ( s) s( 1 2 ) 1 U i
• 但当信号源频率远大于（高端）或远小于 （低端）４０４６Ａ的中心频率时，Ui波 形还保持稳定清晰，但Uo不能保持稳定清 晰，这就是失锁。记下刚出现失锁时的Ui 频率即高端频率fHH和低端频率fHL，则同步 带ΔfH ＝ fHH－fHL 。由于我们用的是 PD1，是异或门相鉴器，当Ui和Uo为分数 倍数关系时，也可能出现两个稳定的波形， 这种情况应认为是“失锁”。只有出现两 个同频的稳定波形时才认为是“锁定
• 根据上面测出的4518的波形图， 用二片CD4518（共4个计数器） 组成一个4000分频器，也就是一 个四分频器，三个十分频器 。
2）用一片CD• 4017（十进制计数分配器）功能测试
0 CP "0" "1" "2" 1 2 3 4 5 6 7 8 9 10
捕捉带
• 失锁时，ωoωi，如果从两个方向 设法改变ωi，使ωi向ωo靠拢，进 而使ωo =（ωi－ωo），当ωo 小到某一数值时，环路则从失锁进 入锁定状态。这个使PLL经过频率 牵引最终导致入锁的频率范围称为 捕捉带ωp。
同步带ωH，捕捉带ωp 和VCO 中 心频率ωo的 关系
R1
R2 C
Uo
• 式中：τ1 = R1 C • τ2 = R2 C
锁相环电路设计
锁相环的原理2007-01-23 00:241．锁相环的基本组成许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利用锁相环路就可以实现这个目的。
锁相环路是一种反馈控制电路，简称锁相环（PLL）。
锁相环的特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。
锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。
锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，锁相环组成的原理框图如图8-4-1所示。
锁相环中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成u D（t）电压信号输出，该信号经低通滤波器滤波后形成压控振荡器的控制电压u C（t），对振荡器输出信号的频率实施控制。
2．锁相环的工作原理锁相环中的鉴相器通常由模拟乘法器组成，利用模拟乘法器组成的鉴相器电路如图8-4-2所示。
鉴相器的工作原理是：设外界输入的信号电压和压控振荡器输出的信号电压分别为：（8-4-1）（8-4-2）式中的ω0为压控振荡器在输入控制电压为零或为直流电压时的振荡角频率，称为电路的固有振荡角频率。
则模拟乘法器的输出电压u D为：用低通滤波器LF将上式中的和频分量滤掉，剩下的差频分量作为压控振荡器的输入控制电压u C （t）。
即u C（t）为：（8-4-3）式中的ωi为输入信号的瞬时振荡角频率，θi（t）和θO（t）分别为输入信号和输出信号的瞬时位相，根据相量的关系可得瞬时频率和瞬时位相的关系为：即（8-4-4）则，瞬时相位差θd为（8-4-5）对两边求微分，可得频差的关系式为（8-4-6）上式等于零，说明锁相环进入相位锁定的状态，此时输出和输入信号的频率和相位保持恒定不变的状态，u c（t）为恒定值。
锁相环路(PLL)电路设计实例
软件实现PLL的代码示例
01
```systemverilog
02
// 定义PLL模块
03
module pll(input wire clk_in, output reg clk_out);
软件实现PLL的代码示例
01
parameter FREF = 100e3; // 参考频率
02
parameter N = 10; // 分频比
相位保持一致。
电荷泵型PLL的电路实现
电荷泵由两个开关和两个电容 组成，一个开关用于充电，另
一个用于放电。
当输入信号与VCO输出信号 的相位存在误差时，电荷泵 的开关会根据误差信号的极 性进行切换，从而在电容上
积累或释放电荷。
电容上的电荷量会转换为电压 信号，该电压信号通过低通滤 波器平滑后，用于调整VCO的
频率。
电荷泵型PLL的性能分析
01
电荷泵型PLL具有较高的带宽和较快的响应速度，因此适用于高 速数据传输和无线通信等应用。
02
由于电荷泵型PLL采用电荷传输方式，因此对电源噪声和电磁干
扰较为敏感，需要采取相应的措施进行抑制。
电荷泵型PLL的另一个优点是易于集成，因此适合于大规模生产
03
和应用。
04
软件实现PLL的代码示例
assign clk_out = div_by_n;
always @(posedge clk_in) begin phase_error <= #1 ($posedge clk_in ? 32'hFFFFFFFF : phase_error 1);
软件实现PLL的代码示例
PLL电路设计实例：模拟型 PLL
锁相环(PLL)详解
锁相环（PLL）详解
锁相环（PLL）详解锁相环是指一种电路或者模块，它用于在通信的接收机中，其作用是对接收到的信号进行处理，并从其中提取某个时钟的相位信息。
或者说，对于接收到的信号，仿制一个时钟信号，使得这两个信号从某种角度来看是同步的（或者说，相干的）。
由于锁定情形下（即完成捕捉后），该仿制的时钟信号相对于接收到的信号中的时钟信号具有一定的相差，所以很形象地称其为锁相器。
而一般情形下，这种锁相环的三个组成部分和相应的运作机理是：
1 鉴相器：用于判断锁相器所输出的时钟信号和接收信号中的时钟的相差的幅度；
2 可调相/调频的时钟发生器器：用于根据鉴相器所输出的信号来适当的调节锁相器内部的时钟输出信号的频率或者相位，使得锁相器完成上述的固定相差功能；
3 环路滤波器：用于对鉴相器的输出信号进行滤波和平滑，大多数情形下是一个低通滤波器，用于滤除由于数据的变化和其他不稳定因素对整个模块的影响。
从上可以看出，大致有如下框图：
┌─────┐┌─────┐┌───────┐
→─┤鉴相器├─→─┤环路滤波器├─→─┤受控时钟发生器├→┬─→└──┬──┘└─────┘└───────┘│
↑↓
└──────────────────────────┘
可见，是一个负反馈环路结构，所以一般称为锁相环（PLL: Phase Locking Loop）。
锁相环有很多种类，可以是数字的也可以是模拟的也可以是混合的，可以用于恢复载波也可以用于恢复基带信号时钟。
三相逆变器 锁相环pll 工作原理
三相逆变器锁相环pll 工作原理三相逆变器是一种将直流电能转换为交流电能的设备。
它通常由逆变电路和控制电路两部分组成。
锁相环（Phase-Locked Loop，PLL）是三相逆变器中的一个重要组成部分，用于实现电网电压和逆变器输出电压之间的同步控制。
锁相环（PLL）是一种用于提取频率和相位信息的控制系统。
在三相逆变器中，PLL的主要功能是将电网电压的频率和相位信息提取出来，并与逆变器的输出电压进行比较，以实现同步控制。
具体来说，锁相环通过不断调整逆变器的输出频率和相位，使其与电网电压保持同步，从而实现电能的高效转换。
锁相环的工作原理可以简单地分为三个步骤：相频检测、滤波和控制。
首先，相频检测器会对电网电压和逆变器输出电压进行相频检测，得到它们之间的相位差和频率差。
然后，滤波器会对相位差和频率差进行滤波处理，以减小干扰和噪声的影响。
最后，控制器根据滤波后的结果，调整逆变器的输出频率和相位，使其与电网电压保持同步。
在具体实现中，锁相环通常由相频检测器、环路滤波器和控制器三部分组成。
相频检测器可以通过比较电网电压和逆变器输出电压的相位差和频率差来提取同步信息。
环路滤波器则用于对相位差和频率差进行滤波处理，以消除噪声和干扰的影响。
控制器则根据滤波后的结果，调整逆变器的输出频率和相位，使其与电网电压保持同步。
在三相逆变器中，锁相环的工作原理非常重要。
通过锁相环的同步控制，可以有效地实现逆变器输出电压与电网电压的同步，从而提高逆变器的转换效率和功率质量。
同时，锁相环还具有快速响应、高精度和抗干扰等特点，能够在电网电压波动或扰动的情况下保持逆变器的稳定运行。
总结起来，三相逆变器中的锁相环是一种用于实现电网电压和逆变器输出电压同步控制的重要组成部分。
它通过相频检测、滤波和控制等步骤，不断调整逆变器的输出频率和相位，使其与电网电压保持同步。
锁相环的工作原理能够有效提高逆变器的转换效率和功率质量，并具有快速响应、高精度和抗干扰等特点，能够保持逆变器的稳定运行。
6.3 锁相环路(PLL)电路设计实例
图6.3.4 RF2301应用电路原理图、元器件布局图和印制板图
6.3.5 基于µPB1509GV的1Gபைடு நூலகம்z前置分频器 电路
µPB1509GV是一个工作频率为1GHz、分频系数为 2/4/8的前置分频器电路。µPB1509GV是µPB587G的微 缩封装型，采用SSOP-8封装。µPB1509GV可在移动无 线电系统、蜂窝式/无绳电话的第二本振前置分频器等 中应用。 µPB1509GV具有高的触发器频率，在2分频时，fin为 50～700MHz；在4分频时，fin为50～800MHz；在8分 频时，fin为50～1000MHz。µPB1509GV的电源电压 VCC为2.2～5.5V，VCC = 3.0V时电流消耗5.0 mA。 µPB1509GV的芯片内部包含有输入、输出放大器和三 个D触发器电路。分频系数由引脚端SW1和SW2控制。 µPB1509GV的测试电路原理图和印制板图如图6.3.5所 示，电路中元件C1～C7为1000pF，R1为150Ω。
SP5748的数据、时钟和使能输入端用标准的3线式总 线实现控制。可编程字有26位，其中2位用于端口选择； 17位用于设置可编程分频器的分频比率；2位用于选择 充电泵电流位C0和C1；4位用于选择基准分频器的分 频比率（位RD和R0-R2）；保留位用于连接测试模式 （位T0）。 SP5748采用MP-14和QSOP-16两种封装形式，具有 ESD保护（最小为2kV），符合MIL-STD-883B方法 3015 Cat.1要求。 SP5748典型应用电路原理图和印制板图如图6.3.2所示， 元器件参数见表6.3.1。
6.3 锁相环路（PLL）电路设计实例 锁相环路（ ）
6.3.1 基于UMA1014的50～1100MHz PLL 电路
硬件锁相环电路
硬件锁相环（Phase-Locked Loop，简称PLL）是一种常用的电路设计技术，主要用于实现频率合成、时钟恢复和数据同步等功能。
它由相位比较器、环路滤波器、控制电压源和振荡器等组成。
在硬件锁相环电路中，相位比较器用于比较输入信号与参考信号的相位差，并将差值输出给环路滤波器。
环路滤波器对相位差进行滤波处理，以产生一个控制电压。
控制电压源根据环路滤波器的输出来调节振荡器的频率或相位，使得输入信号与参考信号的相位差最小化。
通过不断调整振荡器的频率或相位，硬件锁相环电路可以将输入信号的频率合成到期望的频率，实现频率合成的功能。
同时，它还可以用于恢复时钟信号的稳定性，对于需要高精度时钟的应用非常有用。
此外，硬件锁相环电路还广泛应用于数据通信系统中的数据同步功能。
通过锁定接收端的本地时钟与发送端的时钟相位，可以确保数据传输的准确性和可靠性。
总结来说，硬件锁相环电路是一种基于相位比较和反馈控制原理的电路设计技术，可以实现频率合成、时钟恢复和数据同步等功能。
它在通信、计算机、测量和控制等领域有着广泛的应用。
【原创】锁相环PLL制作与调试要点.
基于MC145152+MC12022+MC1648L+LM358 的锁相环电路一、MC145152（鉴相器）MC145152－2 芯片是摩托罗拉公司生产的锁相环频率合成器专用芯片。
它是MC145152－1 芯片的改进型。
主要具有下列主要特征：（1）它与双模（P／（P＋1））分频器同时使用，有一路双模分频控制输出MC。
当MC 为低电平时，双模分频器用（P＋1）去除；当MC 为高电平时，双模分频器用模数P 去除。
（2）它有 A 计数器和N 计数器两个计数器。
它们与双模（P／（P＋1））分频器提供了总分频值（NP＋A）。
其中，A、N 计数器可预置。
N 的取值范围为3～1023，A 的取值范围为0～63。
A 计数器计数期间，MC 为低电平；N 计数器计数（N－A）期间，MC 为高电平。
（3）它有一个参考振荡器，可外接晶体振荡器。
（4）它有一个R计数器，用来给参考振荡器分频，R计数器可预置，R的取值范围：8，64，128，256，512，1024，1160，2048。
设置方法通过改变RA0、RA1、RA2的不同电平，接下来会讲到。
（5）它有两路鉴相信号输出，其中，ФR、ФV 用来输出鉴相误差信号，LD 用来输出相位锁定信号。
MC145152－2 的供电电压为3．0 V～9．0 V，采用28 脚双列封装形式。
MC145152－2的原理框图如图1 所示MC145152－2 的工作原理：参考振荡器信号经R 分频器分频后形成fR 信号。
压控振荡器信号经双模P/(P＋1)分频器分频，再经A、N 计数器分频器后形成fV 信号，fV＝fVCO/(NP＋A)。
fR 信号和fV 信号在鉴相器中鉴相，输出的误差信号（φR、φV）经低通滤波器形成直流信号，直流信号再去控制压控振荡器的频率。
当整个环路锁定后，fV＝fR 且同相，fVCO＝（NP＋A）fV＝（NP＋A）fR，便可产生和基准频率同样稳定度和准确度的任意频率。
原理框图如右图：管脚描述：Pin 1频率输入(fin) 输入到上升沿触发÷N和÷A计数器。
锁相环ppl电路设计
锁相环（PLL）电路设计摘要：本次课程设计的锁相环电路其原理就是先把电网三相交流电压合成一相正弦波，合成后其频率还是不变（50Hz），然后把正弦波转变成方波，由此将信号送入锁相环集成器件CD4046（由鉴相器，环路滤波器，VCO组成），通过将输入信号与VCO输出信号或VCO输出经分频器的信号相位或频率的比较，控制两个信号使其保持同相位，从而实现对输入信号的同步跟踪。
关键字：锁相环，鉴相器，环路滤波器，集成运算电路，比较器Abstract:This curriculum designs phase-locked loop electric circuit its principle is synthesizes first the electrical network three-phase AC voltage a sine wave, after the synthesis its frequency invariable (50Hz), then transforms the sine wave the square-wave, from this sends in the signal phase-locked loop integration component CD4046 (by discriminator, ring circuit filter, VCO is composed), through the input signal and the VCO output signal either the VCO output after the frequency divider signal phase or the frequency comparison, will control two signals to cause its maintenance with the phase, thus will realize to the input signal lock following.Keyword:PLL, phase detector and loop filter, integrated computing circuits, Comparators目录1.前言(绪论) (3)2.总体方案设计 (4)3.单元模块设计 (5)3.1 集成运算加法器.......................................................................... 错误！未定义书签。
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图6.3.3 MAX2753 应用电路原理图、元器件布局图和印制板图
6.3.4 基于RF2301的300～2500MHz高隔 离的缓冲放大器电路
RF2301是一个高隔离缓冲放大器芯片，芯片内部包含 有2级放大器，可作为通信系统中一般目的缓冲器，也 可在发射机应用中作为功率驱动器，主要应用作为本 机振荡器、缓冲放大器。 RF2301采用单电源工作，电源电压为2.7～6.0V，电流 RF2301 2.7 6.0V 消耗40mA。RF2301工作频率为300～2500MHz，输出 功率为+4dBm；在900MHz反向隔离为50dB，在 2500MHz反向隔离为40dB。 一个实用的RF2301应用电路原理图、元器件布局图和 印制板图如图6.3.4所示。
图6.3.4 RF2301应用电路原理图、元器件布局图和印制板图
6.3.5 基于µPB1509GV的1GHz前置分频器 电路
µPB1509GV是一个工作频率为1GHz、分频系数为 2/4/8的前置分频器电路。µPB1509GV是µPB587G的微 缩封装型，采用SSOP-8封装。µPB1509GV可在移动无 线电系统、蜂窝式/无绳电话的第二本振前置分频器等 中应用。 µPB1509GV具有高的触发器频率，在2分频时，fin为 50～700MHz；在4分频时，fin为50～800MHz；在8分 频时，fin为50～1000MHz。µPB1509GV的电源电压 VCC为2.2～5.5V，VCC = 3.0V时电流消耗5.0 mA。 µPB1509GV的芯片内部包含有输入、输出放大器和三 个D触发器电路。分频系数由引脚端SW1和SW2控制。 µPB1509GV的测试电路原理图和印制板图如图6.3.5所 示，电路中元件C1～C7为1000pF，R1为150Ω。
6.3 锁相环路（PLL）电路设计实例 锁相环路（ ）
6.3.1 基于UMA1014的50～1100MHz PLL 电路
UMA1014是一个应用于频道可选择的无线电通信系统 的低功耗通用频率合成器，与飞利浦蜂窝式无线电话 系列芯片兼容。UMA1014可应用在蜂窝式移动无线电 装置（NMT，AMPS，TACS）、个人移动无线电装置 （PMR）、无绳电话等系统中。 UMA1014芯片内部包含有一个振荡器/缓冲器电路、一 个31/32双模计数器、一个RF（主）分频器、一个基准 分频器、一个三态相位比较器、一个充电泵和一个将 串行数据传送给四个内部8位寄存器的主控制电路。 UMA1014具有两线串行总线式的I2C接口，它的晶体振 荡器/TCXO缓冲区的频率范围是3～16MHz，16个基准 分频比率允许有5～100kHz的频道间隔、1/8的晶振频 率输出。采用SO-16小型封装。
图6.3.1 UMA1014的应用电路原理图和元器件布局图 的应用电路原理图和元器件布局图
6.3.2 基于SP5748的80MHz～2.4GHz PLL 电路
SP5748是一个频率合成器专用芯片，芯片内部包含有 前置分频器（16/17）、4位计数器（4bit COUNT）、 13位计数器（13bit COUNT）、17位锁存器（17bit LATCH）、充电泵（CHARGE PUMP）、基准分频器 （REFERENCE DIVEDER REFERENCE DIVEDER）、6位锁存器（6bit 6 6bit LATCH）、晶体振荡器（CRYSTAL）、3TCH and PORT/TEST INTERFACE）和数据接口（DATA INTERFACE）等电 路。SP5748除了基准频率、环路滤波器和控制变容二 极管的晶体管电路外，还包括PLL所有的必需单元，是 一个完整的PLL频率合成器。工作频率为80MHz～ 2.4GHz。
图6.3.5 µPB1509GV测试电路原理图和印制板图
图6.3.6 µPB1509GV在一个实际应用系统中的位置
SP5748的数据、时钟和使能输入端用标准的3线式总 线实现控制。可编程字有26位，其中2位用于端口选择； 17位用于设置可编程分频器的分频比率；2位用于选择 充电泵电流位C0和C1；4位用于选择基准分频器的分 频比率（位RD和R0-R2）；保留位用于连接测试模式 （位T0）。 SP5748采用MP-14和QSOP-16两种封装形式，具有 ESD保护（最小为2kV），符合MIL-STD-883B方法 3015 Cat.1要求。 SP5748典型应用电路原理图和印制板图如图6.3.2所示， 元器件参数见表6.3.1。
(c)印制板底部视图
(c)印制板底部视图
图6.3.2 SP5748典型应用电路原理图和印制板图
6.3.3 基于MAX2753的 2.4GHz VCO电路
MAX2753是一个频率为2.4GHz完全集成的压控振荡器 （VCO）芯片，适合低中频或零中频无线电通信系统应用， 可应用于802.11 FHSS WLAN、射频识别、2.4GHz蓝牙系统、 ISM无线电通信系统等。 MAX2753的芯片内部集成了电感、变容二极管、VCO振荡 器和输出缓冲放大器，采用小型8脚µMAX封装，惟一需要 的外部元件是两个电源旁路电容。 MAX2753采用单电源工作，电源电压为2.7～5.5V，电流消 耗13.0mA，具有数控低功耗模式，在低功耗模式中，电源 电流减少到1µA。MAX2753的调谐电压输入范围为+0.4～ +2.4V。MAX2753的频率调谐范围为2400～2500MHz。输 出缓冲放大器（内部匹配50Ω电阻）差分输出功率为8dBm， 并可隔离由于负载阻抗变化带来的影响。 MAX2753 应用电路原理图、元器件布局图和印制板图如图 6.3.3所示，电路元件清单见表6.3.2。
UMA1014的RF输入频率范围为50～1100MHz。 UMA1014提供偏离锁定指示、两路额外的VCO控制输 出、合成器锁定的报警信号输出，状态寄存器包括偏 离锁定和电源故障指示。VCC电源供应逻辑电路部分， 电流消耗13.5mA；VCP电源只供应充电泵电路，电流 消耗1.8mA。两个电源电压都是+5V（±10％）。具有 1.8mA +5V ±10 低功耗模式，可以将合成器置于空闲模式（除控制部 分外，所有的电路电源都关断），允许保留I2C传输数 据和寄存器内的所存信息，从而可以快速地进入加电 状态。 UMA1014的应用电路原理图和元器件布局图如图6.3.1 所示。电路中VCO频率为888MHz，VCO增益Ko为 13MHz/V，频道间隔为25kHz，基准振荡器频率为 9.6MHz，相位比较器增益Kd为1mA/周期，相位容限 （度）为45°。