第五章 TMS320C5x芯片的硬件结构

存储器 64 K字程序存储器、64 K字数据存储器 以及64 K字I/O空间。在C548、C549、 C5402、C5410和C5420中程序存储器可 以扩展。
指令系统 单指令重复和块指令重复操作。 块存储器传送指令。 32位长操作数指令。 同时读入两个或3个操作数的指令。 并行存储和并行加载的算术指令。 条件存储指令。 从中断快速返回指令。
图5-1 TMS320C5MS320C54x DSP的内部硬件组成框图2
5.2 TMS320C54x的总线结构


TMS320C54x DSP采用先进的哈佛结构 并具有八组总线，其独立的程序总线和 数据总线允许同时读取指令和操作数， 实现高度的并行操作。 采用各自分开的数据总线分别用于读数 据和写数据，允许CPU在同一个机器周期 内进行两次读操作数和一次写操作数。 独立的程序总线和数据总线允许CPU同时 访问程序指令和数据。 返回首页
图5-3 C5402扩展程序存储器图
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2.3.2 程序存储器


通过MP/和OVLY位的设置，可以实现对片 内存储器（ROM、RAM）的配置，即哪些 片内存储器映象在程序存储器空间。 器件复位时，复位、中断和陷阱中断的向 量映象在地址FF80H开始的程序存储器空 间。然而，复位后这些向量可以被重新映 象在程序存储器空间任何128字页的开始。 这样，可以把向量表移出引导ROM，并重 新配置其地址。
图5-6 乘法器/加法器单元功能框图
4．比较、选择和存储单元（CSSU）


比较、选择和存储单元（CSSU）是专门 为 Viterbi 算 法 设 计 的 加 法 / 比 较 / 选 择 （ACS）操作的硬件单元，其功能框图如 图5-7所示。 CSSU支持均衡器和信道译码器所用的各 种Viterbi算法。Viterbi算法示意图如图58所示。
DSP方框图
5.1 C54x的特点和硬件组成框图
TMS320C54x的主要特性如下所示： CPU 先进的多总线结构。 40位算术逻辑运算单元（ALU）。 17位×17位并行乘法器与40位专用加法器相连。 比较、选择、存储单元（CSSU）。 指数编码器可以在单个周期内计算40位累加器中数 值的指数。 双地址生成器包括8个辅助寄存器和两个辅助寄存 器算术运算单元（ARAU）。 返回首页
程 序 空 间 ：页 0 0 0 0 0H 保 留 （ O V L Y= 1） 外 部 （ O V L Y= 0） 片 内DRAM ： 16K （ O V L Y= 1） 外 部 （ O V L Y= 0） 片外 EFFFH F 0 0 0H 片 内R O M : 4K FEFFH F F00H 保留 F F7 F H 中断矢量 （ 片 内） M P/ M C= 0 （ 微 型 计 算 机 模 式） F F 8 0H FFFFH 3 FFFH 4 0 0 0H 005FH 0 0 6 0H 007FH 0 0 8 0H
5.3 TMS320C54x的存储器分配

5.3.1 5.3.2 5.3.3 5.3.4
存储器空间 程序存储器 数据存储器 I/O存储器
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5.3.1 存储器空间


TMS320C54x存储器由3个独立的可选择 空间组成：程序空间、数据空间和I/O空 间。 程序存储器空间包括程序指令和程序中 所需的常数表格；数据存储器空间用于 存储需要程序处理的数据或程序处理后 的结果；I/O空间用于与外部存储器映象 的外设接口，也可以用于扩展外部数据 存储空间。
6．CPU状态和控制寄存器


TMS320C54x有三个状态和控制寄存器， 分别为状态寄存器ST0、状态寄存器ST1 和处理器方式状态寄存器 PMST。ST0 和 ST1包括各种工作条件和工作方式的状态， PMST包括存储器配置状态和控制信息。 状态寄存器ST0的位结构如图5-9所示，表 5-2所示是ST0的说明。
第5章 TMS320C54x芯片的硬件结构



5.1 5.2 5.3 5.4 5.5 5.6 5.7
TMS320C54x的特点和硬件组成框图 TMS320C54x的总线结构 TMS320C54x的存储器分配 中央处理单元（CPU） TMS320C54x片内外设简介 TMS320VC5402引脚及说明 硬件复位操作
表5-1 存储器映象寄存器
名称 IMR IFR 地址 0 1 说明 中断屏蔽寄存器 中断标志寄存器
STO
STl
6
7
状态寄存器0
状态寄存器1
名称 AL AH AG BL BH BG TREG TRN AR0～7 8 9
地址 累加器A低16位 累加器A高16位 累加器A最高8位 累加器B低16位 累加器B高16位 累加器B最高8位 暂存器 状态转移寄存器 辅助寄存器
图5-5 桶形移位器的功能框图
3．乘法器/加法器单元


C54x CPU有一个17X17位的硬件乘法器， 与40位的专用加法器相连，可以在单周 期内完成一次乘法累加运算。其功能框 图如图5-6所示。乘法器的输出经小数/整 数乘法（FRCT）输入控制后加到加法器 的一个输入端，加法器的另一个输入端 来自累加器A或B。 加法器还包括零检测器、舍入器（二进 制补码）及溢出/饱和逻辑电路。
说明
AH BH CH DH EH FH 10H～17H
SP
BK BRC RSA
18H
19H 1AH 1BH
堆栈指针
循环缓冲大小 块重复计数器 块重复起始地址寄存器
名称 REA
地址 1CH
说明 块重复终止地址寄存器
PMST
XPC TIM PRD TCR SWWSR BSCR SWCR HPIC TIM1 PRD1
程 序 空 间 ：页 0 0000H 保 留 （ O V L Y= 1） 外 部 （ O V L Y= 0 ） 007FH 0 0 8 0H 片 内DRAM： 16K （ O V L Y= 1） 3 FFFH 4000H 外 部 （ O V L Y= 0 ） 3 FFFH 4 0 0 0H EFFFH F 000H 片外 FEFFH F F 00H 007F H 0 0 8 0H 0 0 0 0H
1DH
1EH 24H 25H 26H 28H 29H 2BH 2CH 30H 31H
处理器方式状态寄存器
扩展程序计数器 定时器0寄存器 定时器0周期寄存器 定时器0控制寄存器 软件等待状态寄存器 分区转换控制寄存器 软件等待状态控制寄存器 主机接口控制寄存器 定时器1寄存器 定时器1周期寄存器
TCR1
图5-7 比较、选择和存储单元 （CSSU）功能框图
图5-8 Viterbi算法示意图
5．指数编码器

指数编码器用于支持单周期指令EXP的专 用硬件。在EXP指令中，累加器中的指数 值能以二进制补码的形式（-8~31）存储 在T寄存器中。指数值定义为前面的冗余 位数减8的差值，即累加器中为消除非有 效符号位所需移动的位数。当累加器中 的值超过32位时，指数为负值。
2 3FFFH 2 4000H
F 3FFFH ... F 4 0 0 0 H
P a g e1: 高 48K 外部
P a g e 2: 高 48 K 外部
P a g e1 5 : 高 48 K 外部
0 FFFFH X P C =0
1F F F F H X P C =1
2 FFFFH X P C =2
... F F F F F H X P C =1 5
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2.3.3 数据存储器


通 过 对 处 理 器 方 式 状 态 寄 存 器 PMST 的 DROM位的设置，将片内ROM配置在数据存 储器空间（DROM=1），这样，可以用指 令 将 片 内 ROM 作 为 数 据 存 储 器 中 的 数 据 ROM来读取。复位时，DROM位被清0。 64K字的数据存储器空间包括数据存储器映 象寄存器，0000H～001FH是常用的CPU寄 存器地址，0020H～005FH是片内外设寄存 器的地址。表5-1
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5.4 中央处理单元（CPU）
CPU的基本组成如下： CPU状态和控制寄存器 40位算术逻辑单元（ALU） 40位累加器A和B 桶形移位寄存器 乘法器/加法器单元 比较、选择和存储单元（CSSU） 指数编码器
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1．算术逻辑单元（ALU）和累加器

TMS320C54x 使 用 4 0 位 算 术 逻 辑 单 元 （ ALU） 和 两 个 4 0 位 累 加 器 （ ACCA 和 ACCB）来完成算术运算和逻辑运算，且 大多数都是单周期指令。ALU功能框图如 图5-4所示。
F F7 F H F F 80H FFFFH
图5-2 TMS320VC5402存储器分配图
0 0000 H
1 0000H P a g e 1: 低 16K 外部
2 0000 H P a g e 2: 低 16K 外部
... ...
F 0000 H P a g e1 5 : 低 16K 外部
1 3FFFH 1 4000H P age 0 64 K
在片外围电路 软件可编程等待状态发生器。 可编程分区转换逻辑电路。 带有内部振荡器。 外部总线关断控制，以断开外部的数据 总线、地址总线和控制信号。 数据总线具有总线保持器特性。 可编程定时器。并行主机接口（HPl）。
电源 可用IDLEl、IDLE2和IDLE3指令控制功耗， 以工作在省电方式。 可以控制关断CLKOUT输出信号。
数据空间
存储器映象 寄存器 暂 存 器S P R A M 片 内DRAM ： 16K
片外 片内 RO M D RO M =1 ） （ 外 部 （ D R O M= 0） 保留 （ D R O M= 1 ） 外 部 （ D R O M= 0）