白中英计算机组成原理第5章_中央处理机(选用)
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陕西师范大学_计算机组成原理_课件ppt_白中英第5版_chp5
∙42/210∙ 陕西师范大学 计算机科学学院
指令存储器
数据存储器
5.2.3 LAD指令执行过程详解
◊ 取指令过程与MOV指令相同 ◊ 下面讲解执行指令过程
∙43/210∙ 陕西师范大学 计算机科学学院
∙44/210 ∙ , 陕西师范大学 计算机科学学院 ③ ④ ⑤ ⑥ ① 从 指令寄存器中的操作码（ CPU 程序计数器 程序计数器内容加 102 识别出是 号地址读出的 PC LAD 中的值为 指令，至此，取指周期即告结束。 1LAD ，变成 102 指令通过指令总线 OP 103 （八进制）； ）被译码； ，为取下一条指令做好准备； IBUS 装入指令寄存器 IR； ② PC 的内容被放到指令地址总线 ABUS(I) 上,对指存进行译码 并启动读命令；
5.2.2 MOV指令执行过程详解-执行指令 ◊ 执行指令过程详解
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5.6 MOV指令执行过程详解-取指令
10
目标 源
① ③ ⑤ OC 送出控制信号，打开 OC）送出控制信号到通用寄存器，选择 DR ALU 中的数据 输出三态门，将 10 打入到目标寄存器 ALU输出送到数据总线 R1 R0 （ ， 10 R0 ）作源寄存器，选择 的内容由 DBUS 00 上。注意， 变为10。 R0 ② 操作控制器（ ④ OC送出控制信号，将 送出控制信号到 送出控制信号，将 ALU DBUS ，指定 上的数据打入到数据缓冲寄存器 ALU 做传送操作； DR （10 ）； ∙41/210∙ 陕西师范大学 计算机科学学院 任何时候 至此， 作目标寄存器； MOV DBUS 指令执行结束。 上只能有一个数据。
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Eg.
指令存储器
数据存储器
5.2.3 LAD指令执行过程详解
◊ 取指令过程与MOV指令相同 ◊ 下面讲解执行指令过程
∙43/210∙ 陕西师范大学 计算机科学学院
∙44/210 ∙ , 陕西师范大学 计算机科学学院 ③ ④ ⑤ ⑥ ① 从 指令寄存器中的操作码（ CPU 程序计数器 程序计数器内容加 102 识别出是 号地址读出的 PC LAD 中的值为 指令，至此，取指周期即告结束。 1LAD ，变成 102 指令通过指令总线 OP 103 （八进制）； ）被译码； ，为取下一条指令做好准备； IBUS 装入指令寄存器 IR； ② PC 的内容被放到指令地址总线 ABUS(I) 上,对指存进行译码 并启动读命令；
5.2.2 MOV指令执行过程详解-执行指令 ◊ 执行指令过程详解
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5.6 MOV指令执行过程详解-取指令
10
目标 源
① ③ ⑤ OC 送出控制信号，打开 OC）送出控制信号到通用寄存器，选择 DR ALU 中的数据 输出三态门，将 10 打入到目标寄存器 ALU输出送到数据总线 R1 R0 （ ， 10 R0 ）作源寄存器，选择 的内容由 DBUS 00 上。注意， 变为10。 R0 ② 操作控制器（ ④ OC送出控制信号，将 送出控制信号到 送出控制信号，将 ALU DBUS ，指定 上的数据打入到数据缓冲寄存器 ALU 做传送操作； DR （10 ）； ∙41/210∙ 陕西师范大学 计算机科学学院 任何时候 至此， 作目标寄存器； MOV DBUS 指令执行结束。 上只能有一个数据。
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Eg.
白中英《计算机组成原理》(第5版)笔记和课后习题详解复习答案
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第1章计算机系统概论
1.1复习笔记
1.2课后习题详解
第2章运算方法和运算器
2.1复习笔记
2.2课后习题详解
第3章多层次的存储器
3.1复习笔记
3.2课后习题详解
第4章指令系统
4.1复习笔记
4.2课后习题详解
第5章中央处理器
5.1复习笔记
5.2课后习题详解
第6章总线系统
6.1复习笔记
6.2课后习题详解
第7章外存与I/O设备
7.1复习笔记
7.2课后习题详解
第8章输入输出系统
8.1复习笔记
8.2课后习题详解
第9章并行组织与结构
9.1复习笔记
9.2课后习题详解
第10章课程教学实验设计
第11章课程综合设计。
计算机组成原理本全白中英
22
１、定点数的表示
定点表示：约定机器中所有数据的小数点位置是 固定不变的。 由于约定在固定的位置，小数点就不再使用记号 “.”来表示。通常将数据表示成纯小数或纯整数。 n+1位定点数表示： X0 X1 X2X3… Xi … Xn-2 Xn-1Xn 其中X0为符号位， X１… Xn为数值部分, Xi为０或１。
27
任意十进制N，可以化为 N＝M×10E 其中M为小数，E为整数 一个数S的任意进制表示 （S）R＝m×Re m ：尾数，是一个纯小数。 e ：比例因子的指数，称为浮点的指数，是一个 整数。 R ：比例因子的基数，对于二进计数值的机器 是一个常数，一般规定Ｒ 为2，8或16。
28
浮点表示法：把一个数的有效数字和数的范围 在计算机的一个存储单元中分别予以表示， 这种把数的范围和精度分别表示的方法，数 的小数点位置随比例因子的不同而在一定范 围内自由浮动。 对于：101.1101（=0.1011101×20011） 只需存放0.1011101和0011即010111010011
7
第三节
计算机的硬件
一、数字计算机硬件的组成
硬件：指计算机中的电子线路和物理装置。 计算机硬件由五大部分组成：即运算器、控制器、 存储器、输入设备、输出设备。 运算器 进行数据处理或信息加工（Ｐ８） 包括各种算术运算、逻辑运算和判断处理 存储器 存放程序和数据（Ｐ９） 程序 是计算机进行各种操作和控制的依据 数据 是计算机进行操作的对象 计算机中存放的程序和数据都是二进制形式的
计算机系统具有层次性，它是由多级层次结 构组成的。其层次之间的关系十分紧密，上 层是下层功能的扩展，下层是上层的基础； 层次的划分不是绝对的，各层之间有时是相 互渗透的。
13
第5章 5.4-5.8中央处理器(白中英)
控制字段 1 2 27 28 29 下址字段 35
PC-B# B-AR
Ai#
J1#
微指令格式的类型
（2）垂直型微指令 控制字段采用完全编码的方法，将一套微命令代码 化构成微指令。就像计算机机器指令一样，它由微 操作码、源地址和目标地址以及其他附带信息构成 垂直型微指令和机器指令一样分成多种类型的微指 令，所有微指令构成一个微指令系统。 主要特点：微指令字采用短格式，每条微指令只能 控制一二个微操作，并行控制能力差。但由于微指 令和机器指令格式相类似，对于用户来说，垂直型 微指令比较直观，容易掌握和便于使用。微指令字 短，减少了横向控制存储器的容量；但微程序长， 影响了执行的速度。
字段2 操作控制
…
P字段
下一微地址 顺序控制
图5.26 字段直接编译法
优点：微指令字长适中，译码器不庞大，能实现并行操作，速度较快。
分段原则:
2. 微地址的形成方法
微地址包括微程序的入口地址和后继地址。 微地址的形成方法： ①计数器的方式
②多路转移的方式
2、后继微地址形成方法 1)计数器方式
在微程序控制器中设置一个微程序计数器MPC，取代微地 址寄存器。MPC的作用类似 PC。
2)多路转移方式 [下址字段方式（断定方式）] 一条微指令具有多个转移分支的能力称为多路转移。在多路 转移方式中后继微地址的产生： 当微程序不产生分支时，后继微地址直接由微指令的顺序控 制字段给出； 当微程序出现分支时，有若干“后选”微地址可供选择：即 按顺序控制字段的“判别测试”标志和“状态条件”信息来选择 其中一个微地址。 “状态条件”有n位标志，可实现微程序2的n次方路转移，涉 及微地址寄存器的n位 。
顺序执行微指令时， 后继微地址由现行微地址加上一个增量来产生。 非顺序执行微指令时， 必须通过执行转移微指令，把一个新的微地址送给MPC。
PC-B# B-AR
Ai#
J1#
微指令格式的类型
（2）垂直型微指令 控制字段采用完全编码的方法，将一套微命令代码 化构成微指令。就像计算机机器指令一样，它由微 操作码、源地址和目标地址以及其他附带信息构成 垂直型微指令和机器指令一样分成多种类型的微指 令，所有微指令构成一个微指令系统。 主要特点：微指令字采用短格式，每条微指令只能 控制一二个微操作，并行控制能力差。但由于微指 令和机器指令格式相类似，对于用户来说，垂直型 微指令比较直观，容易掌握和便于使用。微指令字 短，减少了横向控制存储器的容量；但微程序长， 影响了执行的速度。
字段2 操作控制
…
P字段
下一微地址 顺序控制
图5.26 字段直接编译法
优点：微指令字长适中，译码器不庞大，能实现并行操作，速度较快。
分段原则:
2. 微地址的形成方法
微地址包括微程序的入口地址和后继地址。 微地址的形成方法： ①计数器的方式
②多路转移的方式
2、后继微地址形成方法 1)计数器方式
在微程序控制器中设置一个微程序计数器MPC，取代微地 址寄存器。MPC的作用类似 PC。
2)多路转移方式 [下址字段方式（断定方式）] 一条微指令具有多个转移分支的能力称为多路转移。在多路 转移方式中后继微地址的产生： 当微程序不产生分支时，后继微地址直接由微指令的顺序控 制字段给出； 当微程序出现分支时，有若干“后选”微地址可供选择：即 按顺序控制字段的“判别测试”标志和“状态条件”信息来选择 其中一个微地址。 “状态条件”有n位标志，可实现微程序2的n次方路转移，涉 及微地址寄存器的n位 。
顺序执行微指令时， 后继微地址由现行微地址加上一个增量来产生。 非顺序执行微指令时， 必须通过执行转移微指令，把一个新的微地址送给MPC。
计算机组成原理(白中英)
D0
D1
D2
D3
A校验码 B校验码 C校验码 D校验码
系统结构
RAID4
I/O系统
❖ 专用奇偶校验独立存取盘阵列
❖ 数据以块（块大小可变）交叉的方式存于各盘， 奇偶校验信息存在一台专用盘上
数据块
校验码 产生器
A0
A1
A2
A3
B0
B1
B2
B3
C0
C1
C2
C3
D0
D1
D2
D3
A校验码 B校验码 C校验码 D校验码
❖ 只写一次光盘
只写一次光盘（Write Once Only）：可以由用户写入 信息，不过只能写一次，写入后不能修改，可以多次读 出，相当于PROM。在盘片上留有空白区，可以把要修 改和重写的的数据追记在空白区内。
❖ 可檫写式光盘
可檫写式光盘（Rewriteable）：利用磁光效应存取信 息，采纳特殊的磁性薄膜作记录介质，用激光束来记录、 再现和删除信息，又称为磁光盘，类似于磁盘，可以重 复读写。
RAID6
I/O系统
❖ 双维奇偶校验独立存取盘阵列
❖ 数据以块（块大小可变）交叉方式存于各盘， 检、纠错信息均匀分布在全部磁盘上
系统结构
A0 A1 A2
3校验码 D校验码
B0 B1
2校验码 C校验码
B2
C0
1校验码 B校验码
C1 C2
0校验码 A校验码
D1 D2 D3
校验码 产生器
7.7 光盘存储设备
– 正脉冲电流表示“1”，负脉冲电流表示“0”； – 不论记录“0”或“1”，在记录下一信息前，记录电流
恢复到零电流 – 简洁易行，记录密度低，改写磁层上的记录比较困难，
计算机组成原理 第五章中央处理器5.2
2 微地址的形成方法
例：微地址寄存器有6位(µA5-µA0)，当需要修 微地址寄存器有 位 ， 改其内容时，可通过某一位触发器的强置端S 改其内容时，可通过某一位触发器的强置端 将其置“ 。现有三种情况： 将其置“1”。现有三种情况： (1)执行“取指”微指令后，微程序按 的OP 执行“ 执行 取指”微指令后，微程序按IR的 字段(IR3-IR0)进行 路分支； 进行16路分支 字段 进行 路分支； (2)执行条件转移指令微程序时，按进位标志 执行条件转移指令微程序时， 执行条件转移指令微程序时 按进位标志C 的状态进行2路分支 路分支； 的状态进行 路分支； (3)执行控制台指令微程序时，按IR4，IR5的 执行控制台指令微程序时， 执行控制台指令微程序时 ， 的 状态进行4路分支 路分支。 状态进行 路分支。 请按多路转移方法设计微地址转移逻辑。 请按多路转移方法设计微地址转移逻辑。
3 微程序控制器原理框图
地址转移逻辑( 地址转移逻辑 微地址形成部件 ) 在一般情况下， 在一般情况下，微指令由控制存储器读出后直接 给出下一条微指令的地址，通常我们简称微地址 微地址， 给出下一条微指令的地址，通常我们简称微地址， 这个微地址信息就存放在微地址寄存器中。 这个微地址信息就存放在微地址寄存器中。如果 微程序不出现分支， 微程序不出现分支，那么下一条微指令的地址就 直接由微地址寄存器给出。当微程序出现分支时， 直接由微地址寄存器给出。当微程序出现分支时， 意味着微程序出现条件转移。在这种情况下， 意味着微程序出现条件转移。在这种情况下，通 过判别测试字段P和执行部件的 状态条件” 和执行部件的“ 过判别测试字段 和执行部件的“状态条件”反 馈信息，去修改微地址寄存器的内容， 馈信息，去修改微地址寄存器的内容，并按改好 的内容去读下一条微指令。 的内容去读下一条微指令。地址转移逻辑就承担 自动完成修改微地址的任务。 自动完成修改微地址的任务。
白中英《计算机组成原理》(第版)教材精讲-第五章至第六章(圣才出品)
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第 5 章 中央处理器[视频讲解]
主要内容： 5.1 CPU 功能和组成 5.2 指令周期 5.3 时序产生器 5.4 微程序控制器 5.5 硬连线控制器 5.6 流水 CPU 5.7 RISC 的 CPU
考纲要求 （一）CPU 的功能和基本结构 （二）指令执行过程 （三）数据通路的功能和基本结构 （四）控制器的功能和工作原理
图 5-1-1 CPU 模型 Intel 80386 微机系统框图
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80386 结构及外部连线
CPU 的基本组成 （1）中央处理器 CPU=运算器+控制器 （2）运算器、ALU、累加器、暂存器 （3）控制器 控制器组成：程序计数器、指令寄存器、数据缓冲器、地址寄存器、通用寄存器、状态 寄存器、时序发生器、指令译码器、总线（数据通路）。 ①程序计数器 PC（Programming Counter） 用来存放正在执行的指令的地址或接着将要执行的下一条指令的地址。顺序执行时，每 执行一条指令，PC 的值应加 1。要改变程序执行顺序的情况时，一般由转移类指令将转移 目标地址送往 PC ，可实现程序的转移。 ②指令寄存器 IR（Instruction Register） 指令寄存器用来存放从存储器中取出的待执行的指令。在执行该指令的过程中，指令寄
三、CPU 中的主要寄存器 DR 缓冲寄存器/地址寄存器 AR
5 / 129
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中转站 补偿速度差别 IR 指令寄存器 PC 程序计数器
四、操作控制器和时序产生器 1．数据通路 2．操作控制器 为数据通路的建立提供各种操作信号。操作信号提供的依据是指令操作码和时序信号， 主要有三种类型：①组合类型，②存储类型，③混合类型。 硬布线控制器 硬布线控制器，它是采用组合逻辑技术来实现的，其时序控制信号形成部件是由门电路 组成的复杂树形网络。这种方法是分立元件时代的产物，以使用最少器件数和取得最高操作 速度为设计目标。 组合逻辑控制器的最大优点是速度快，但是时序控制信号形成部件的结构不规整，使得 设计、调试、维修较困难，难以实现设计自动化。 微程序控制器 微程序控制器是采用存储逻辑来实现的，也就是把微操作信号代码化，使每条机器指令 转化成为一段微程序并存入一个专门的存储器（控制存储器）中，微操作控制信号由微指令 产生。
第 5 章 中央处理器[视频讲解]
主要内容： 5.1 CPU 功能和组成 5.2 指令周期 5.3 时序产生器 5.4 微程序控制器 5.5 硬连线控制器 5.6 流水 CPU 5.7 RISC 的 CPU
考纲要求 （一）CPU 的功能和基本结构 （二）指令执行过程 （三）数据通路的功能和基本结构 （四）控制器的功能和工作原理
图 5-1-1 CPU 模型 Intel 80386 微机系统框图
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80386 结构及外部连线
CPU 的基本组成 （1）中央处理器 CPU=运算器+控制器 （2）运算器、ALU、累加器、暂存器 （3）控制器 控制器组成：程序计数器、指令寄存器、数据缓冲器、地址寄存器、通用寄存器、状态 寄存器、时序发生器、指令译码器、总线（数据通路）。 ①程序计数器 PC（Programming Counter） 用来存放正在执行的指令的地址或接着将要执行的下一条指令的地址。顺序执行时，每 执行一条指令，PC 的值应加 1。要改变程序执行顺序的情况时，一般由转移类指令将转移 目标地址送往 PC ，可实现程序的转移。 ②指令寄存器 IR（Instruction Register） 指令寄存器用来存放从存储器中取出的待执行的指令。在执行该指令的过程中，指令寄
三、CPU 中的主要寄存器 DR 缓冲寄存器/地址寄存器 AR
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中转站 补偿速度差别 IR 指令寄存器 PC 程序计数器
四、操作控制器和时序产生器 1．数据通路 2．操作控制器 为数据通路的建立提供各种操作信号。操作信号提供的依据是指令操作码和时序信号， 主要有三种类型：①组合类型，②存储类型，③混合类型。 硬布线控制器 硬布线控制器，它是采用组合逻辑技术来实现的，其时序控制信号形成部件是由门电路 组成的复杂树形网络。这种方法是分立元件时代的产物，以使用最少器件数和取得最高操作 速度为设计目标。 组合逻辑控制器的最大优点是速度快，但是时序控制信号形成部件的结构不规整，使得 设计、调试、维修较困难，难以实现设计自动化。 微程序控制器 微程序控制器是采用存储逻辑来实现的，也就是把微操作信号代码化，使每条机器指令 转化成为一段微程序并存入一个专门的存储器（控制存储器）中，微操作控制信号由微指令 产生。
白中英《计算机组成原理》(第5版)笔记和课后习题详解
白中英《计算机组成原理》（第5 版）笔记和课后习题详解
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01 思维导图
03 目录分析 05 读书笔记
目录
02 内容摘要 04 作者介绍 06 精彩摘录
思维导图
关键字分析思维导图
原理
课程
第版
笔记
重难点
教学实验
设计
原理
教材
计算机 习题
运算器
笔记
笔记
概论
复习
运算
系统
第章
内容摘要
白中英所著的《计算机组成原理》（第5版，科学出版社）是我国高校采用较多的计算机专业优秀教材，也被 众多高校指定为计算机专业考研参考书目。作为该教材的辅导书，本书具有以下几个方面的特点：1．整理名校笔 记，浓缩内容精华。在参考了国内外名校名师讲授白中英《计算机组成原理》的课堂笔记基础上，本书每章的复 习笔记部分对该章的重难点进行了整理，同时对重要知识点进行点拨，因此，本书的内容几乎浓缩了配套教材的 知识精华。2．解析课后习题，提供详尽答案。本书参考大量计算机组成原理相关资料对该教材的重难点课（章） 后习题进行了详细的分析和解答，并对相关重要知识点进行了延伸和归纳。
9.2课后习题 详解
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概论
复习
运算
系统
第章
内容摘要
白中英所著的《计算机组成原理》（第5版，科学出版社）是我国高校采用较多的计算机专业优秀教材，也被 众多高校指定为计算机专业考研参考书目。作为该教材的辅导书，本书具有以下几个方面的特点：1．整理名校笔 记，浓缩内容精华。在参考了国内外名校名师讲授白中英《计算机组成原理》的课堂笔记基础上，本书每章的复 习笔记部分对该章的重难点进行了整理，同时对重要知识点进行点拨，因此，本书的内容几乎浓缩了配套教材的 知识精华。2．解析课后习题，提供详尽答案。本书参考大量计算机组成原理相关资料对该教材的重难点课（章） 后习题进行了详细的分析和解答，并对相关重要知识点进行了延伸和归纳。
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计算机组成原理第五章中央处理机
（1）“ADD R2,R0”指令完成(R0)+(R2)→R0的功能操作，画出其指令 周期流程图，假设该指令的地址已放入PC中。并列出相应的微操作控制信号序 列。 （2）“SUB R1,R3”指令完成(R3)-(R1) →R3的操作，画出其指令周期 流程图，假设该指令的地址已放入PC中。并列出相应的微操作控制信号序列。
通常把一条指令周期划分为若干个机器周期，每个机器周期完成 一个基本操作 以主存的工作周期(存取周期)为基础来规定CPU周期，比如，可以 用CPU读取一个指令字的最短时间来规定CPU周期 不同的指令，可能包含不同数目的机器周期 一个机器周期包含若干个时钟周期（节拍脉冲或T脉冲）
指令周期的基本概念
单字长
RR型 2个CPU周期
取指周期
执行周期Leabharlann STO指令的指令周期
STO R2,(R3)
单字长
RS型 3个CPU周期
取指周期
执行周期
JMP指令的指令周期
JMP 101
单字长
单地址 2个CPU周期
取指周期
执行周期
用方框图语言表示指令周期
引入目的主要是为了教学目的（控制器设计）
MOV指令的指令周期
MOV R0,R1
单字长
RR型 2个CPU周期
取指周期
执行周期
MOV指令的指令周期-取指
MOV指令的指令周期-执行
LAD指令的指令周期
LAD R1,6
单字长
RS型 3个CPU周期
取指周期
通常把一条指令周期划分为若干个机器周期，每个机器周期完成 一个基本操作 以主存的工作周期(存取周期)为基础来规定CPU周期，比如，可以 用CPU读取一个指令字的最短时间来规定CPU周期 不同的指令，可能包含不同数目的机器周期 一个机器周期包含若干个时钟周期（节拍脉冲或T脉冲）
指令周期的基本概念
单字长
RR型 2个CPU周期
取指周期
执行周期Leabharlann STO指令的指令周期
STO R2,(R3)
单字长
RS型 3个CPU周期
取指周期
执行周期
JMP指令的指令周期
JMP 101
单字长
单地址 2个CPU周期
取指周期
执行周期
用方框图语言表示指令周期
引入目的主要是为了教学目的（控制器设计）
MOV指令的指令周期
MOV R0,R1
单字长
RR型 2个CPU周期
取指周期
执行周期
MOV指令的指令周期-取指
MOV指令的指令周期-执行
LAD指令的指令周期
LAD R1,6
单字长
RS型 3个CPU周期
取指周期
白中英计算机组成原理第5章_中央处理机资料
2020年6月1日星期一
11
数据通路的建立
写入 读出 运算 类型
写入 读出Байду номын сангаас
写入 读出
锁存
锁存
2020年6月1日星期一
写入 读出
增量 写入 读出
写入 读出
12
5.2 指令周期
5.2.1 指令周期的基本概念 5.2.2 MOV R0 , R1指令的指令周期 5.2.3 LAD R1 , 6指令的指令周期 5.2.4 ADD R1 , R2指令的指令周期 5.2.5 STO R2 , (R3)指令的指令周期 5.2.6 JMP 101指令的指令周期 5.2.7 用方框图语言表示指令周期
2. 通用寄存器 功能：暂时存放ALU运算的数据或结果。 CPU中的通用寄存器可多达16个，32个，甚至更多。
2020年6月1日星期一
8
5.1.3 CPU中的主要寄存器（2/3）
3.状态条件寄存器（PSW） 保存各种状态和条件控制信号；
进位标志(C)，溢出标志(V)，零标 志(Z)，符号标志(N)
控制程序的执行顺序；
操作控制 对指令操作码译码后产生控制信号 产生和发送各操作信号；
时间控制 维持各类操作的时序关系
控制指令、或操作的实施时间；
数据加工 由ALU完成具体的运算 对数据进行算术逻辑运算；
2020年6月1日星期一
5
5.1.2 CPU的基本组成
现代的CPU的组成
冯·诺依曼机的定义
始终存放下一条指令的地址，对应于指令Cache的访问；
其内容变化分两种情况
顺序执行： PC+1PC 转移执行： (指令OPR)PC
6.指令寄存器（IR）
计数功能 寄存功能
白中英计算机组成原理答案
微指 令 abcde f gh i j
I1 √ √ √ √ √
I2 √
√ √√
I3
√
√
I4
√
I5
√√√√
I6 √
√√
I7
√√
√
I8 √ √
√
微命令数目>操作控制字段，则采 用混合表示法设计微指令；
从左表中选择互斥的微操作；
a命令：与i互斥 b命令：与f、g、i、j互斥 c命令：与f、j互斥 d命令：与i、j互斥 e命令：与f、h、j互斥 f命令：与b、c、e、h、i、j互斥 g命令：与b、h、j互斥 h命令：与e、f、g、i互斥 i命令：与a、b、d、f、h、j互斥 j命令：与b、c、d、e、f、g、i互斥
互斥信号组
e、f、h和b、i、j e、f、h和d、i、j e、f、h和b、g、j i、f、h和b、g、j
8、某机有8条指令I1—I8，每条微指令所包含的微命令控制信 号如下表所示。a—j分别对应10种不同性质的微命令信号。 假设一条微指令的控制字段仅为8位，请安排微指令的控制 字段格式。
解法1：
② 求流水线的实际吞吐量（单位时间内执行完毕的指令条
数）。
H
(
K
n n
1
)
τ
(
5
2
0
1
20 )* 1
0
0*
1
09
8.33*106条/秒
③ 求流水线的加速比。
S
Ts Tp
(K
nτK n 1)τ
20*5 20 5 1
4.17
16、判断以下三组指令中各存在哪种类型的数据相关？
① I1 LDA R1 , A ;M(A)R1 I2 ADD R2 , R1 ;(R2)+(R1)R2 写后读相关
I1 √ √ √ √ √
I2 √
√ √√
I3
√
√
I4
√
I5
√√√√
I6 √
√√
I7
√√
√
I8 √ √
√
微命令数目>操作控制字段，则采 用混合表示法设计微指令；
从左表中选择互斥的微操作；
a命令：与i互斥 b命令：与f、g、i、j互斥 c命令：与f、j互斥 d命令：与i、j互斥 e命令：与f、h、j互斥 f命令：与b、c、e、h、i、j互斥 g命令：与b、h、j互斥 h命令：与e、f、g、i互斥 i命令：与a、b、d、f、h、j互斥 j命令：与b、c、d、e、f、g、i互斥
互斥信号组
e、f、h和b、i、j e、f、h和d、i、j e、f、h和b、g、j i、f、h和b、g、j
8、某机有8条指令I1—I8，每条微指令所包含的微命令控制信 号如下表所示。a—j分别对应10种不同性质的微命令信号。 假设一条微指令的控制字段仅为8位，请安排微指令的控制 字段格式。
解法1：
② 求流水线的实际吞吐量（单位时间内执行完毕的指令条
数）。
H
(
K
n n
1
)
τ
(
5
2
0
1
20 )* 1
0
0*
1
09
8.33*106条/秒
③ 求流水线的加速比。
S
Ts Tp
(K
nτK n 1)τ
20*5 20 5 1
4.17
16、判断以下三组指令中各存在哪种类型的数据相关？
① I1 LDA R1 , A ;M(A)R1 I2 ADD R2 , R1 ;(R2)+(R1)R2 写后读相关
计算机组成原理白中英版第五版课后答案
第1章 计算机系统概论
4. 冯诺依曼型计算机的主要设计思想是什 么？它包括哪些主要组成部分？
冯诺依曼计算机的主要设计思想 存储程序并按地址顺序执行 冯诺依曼计算机主要包括 存储器、运算器、控制器、输入和输出五部分组成
2015年3月25日星期三
2
5. 什么是存储容量？什么是单元地址？ 什么是数据字？什么是指令字？
2015年3月25日星期三
8
2. 设[X]补＝a7.a6 a5··· a0 ，其中ai 取0或1， 若要X>-0.5，求a0 a1 a2 ··· a7 的取值。
若a7 ＝0，则X为正数，显然a0··· a6取任何值均可。 若a7 ＝1，则X为负数，[X]移＝0. a6 a5 ··· a0
∵ －0.5D = －0.100000B，则[－0.5D ]移＝0.100000 ∴ 若要X>－0.5，即等价于[X]移> [－0.5D ]移 即0. a6 a5··· a0>0.100000，因此必须是a5··· a0不全为0。
2015年3月25日星期三
负数范围－2127 ～－ (2-1+2-23) * 2-128
11
4、将下列十进制数表示成IEEE754标准的 32位浮点规格化数。
27/64
27/64 = 0.011011B = 1.1011 * 2-2 e=－2，则E＝e＋127＝125 ∴ 规格化数
－27/64
符号位 0 阶码(8) 尾数(23)
② x＝－11111 y＝－11011
机器内部补码数据： [x]补＝ 1 00001 算前求补器输出： |x|= 11111 乘法阵列： |x| ×|y| ＝ 1 1 0 1 0 0 0 1 0 1 算后求补输出： [x×y]补＝ 0 1101000101
4. 冯诺依曼型计算机的主要设计思想是什 么？它包括哪些主要组成部分？
冯诺依曼计算机的主要设计思想 存储程序并按地址顺序执行 冯诺依曼计算机主要包括 存储器、运算器、控制器、输入和输出五部分组成
2015年3月25日星期三
2
5. 什么是存储容量？什么是单元地址？ 什么是数据字？什么是指令字？
2015年3月25日星期三
8
2. 设[X]补＝a7.a6 a5··· a0 ，其中ai 取0或1， 若要X>-0.5，求a0 a1 a2 ··· a7 的取值。
若a7 ＝0，则X为正数，显然a0··· a6取任何值均可。 若a7 ＝1，则X为负数，[X]移＝0. a6 a5 ··· a0
∵ －0.5D = －0.100000B，则[－0.5D ]移＝0.100000 ∴ 若要X>－0.5，即等价于[X]移> [－0.5D ]移 即0. a6 a5··· a0>0.100000，因此必须是a5··· a0不全为0。
2015年3月25日星期三
负数范围－2127 ～－ (2-1+2-23) * 2-128
11
4、将下列十进制数表示成IEEE754标准的 32位浮点规格化数。
27/64
27/64 = 0.011011B = 1.1011 * 2-2 e=－2，则E＝e＋127＝125 ∴ 规格化数
－27/64
符号位 0 阶码(8) 尾数(23)
② x＝－11111 y＝－11011
机器内部补码数据： [x]补＝ 1 00001 算前求补器输出： |x|= 11111 乘法阵列： |x| ×|y| ＝ 1 1 0 1 0 0 0 1 0 1 算后求补输出： [x×y]补＝ 0 1101000101
白中英《计算机组成原理》(第5版)教材精讲(中央处理器 流水CPU)
5.6 流水CPUEnslow统计过：1965~1975间，反映器件性能级延迟大约为原来的1/10，而反映计算机系统性能之一的平均指令时间为1%。
结论：同一时期计算机系统性能比器件性能提高的速度快得多促使计算机性能提高的因素除了器件性能得提高外还有哪些呢？一、并行处理技术并行性（Parrelism）概念问题中具有可以同时进行运算或操作的特性。
例：在相同时延的条件下，用n位运算器进行n位并行运算速度几乎是一位运算器进行n位串行运算的n倍（狭义）（广义）含义只要在同一时刻（同时性）或在同一时间间隔内（并发性）完成两种或两种以上性质相同或不同的工作，他们在时间上相互重叠，都体现了并行性三种形式①时间并行（重叠）：让多个处理过程在时间上相互错开，轮流使用同一套硬件设备的各个部件，以加快硬件周转而赢得速度，实现方式就是采用流水处理部件②空间并行（资源重复）：以数量取胜，它能真正的体现同时性，LSI和VLSI为其提供了技术保证。
③时间+空间并行：Pentium中采用了超标量流水线技术。
二、流水CPU的结构流水计算机的系统组成①存储器体系：主存采用多体交叉存储器；Cache②流水方式CPU：指令部件、指令队列、执行部件③指令流水线④指令队列：FIFO⑤执行部件：可以有多个采用流水线方式构成的算术逻辑部件构成，可以将定点运算部件和浮点运算部件分开。
流水线CPU时空图IF（Instruction Fetch取指），ID（Instruction Decode指令译码），EX（Execution 执行），WB（Write Back写回）具有两条以上的指令流水线上图中流水线满载时，每一个时钟周期可以执行2条指令采用时间和空间并行技术。
流水线（Pipelining）的分类按级别分为：①指令流水线，②算术流水线，③处理机流水线（宏流水线）三、流水线中的主要问题1．瓶颈问题（流水线中有速度慢的段）再分成几个段，用资源重复的方法也可以解决。
计算机组成原理第五章(白中英版)PPT课件
取出CLA指令
算术逻辑单元
ALU
累加器AC
取指 控制
操作控制器
时序产生器
执行 控制
时钟
状态 反馈
c
+ 1
c
20 CLA 21 ADD 30 22 STA 40 23 NOP 24 JMP 21
30 000 006 31 40
指令译码器
CLA
c
CLA
c 指令寄存器IR
缓冲寄存器DR
数据总线DBUS
15
2
第5章 中央处理器 计算机组成原理
5.1 CPU的组成和功能 5.2 指令周期 5.3 时序产生器和控制方式 5.4 微程序控制器 5.5 微程序设计技术 5.6 硬布线控制器 5.7 传统CPU
5.8 流水CPU 5.9 RISC CPU 5.10 多媒体CPU 5.11 CPU性能评价
3
5.1 CPU的功能和组成
30 000 006 31 40
CLA
c
CLA
c 指令寄存器IR
缓冲寄存器DR
数据总线DBUS
16
5.2.3 ADD指令的指令周期
一个CPU周期 一个CPU周期 一个CPU周期
取指令 开始 PC+1
执行加 操作
取下条指 令PC+1
对指令 译码
送操作 数地址
取出操 作数
取指令阶段
执行指令阶段
17
取出并执行ADD指令
☼ 第一章 计算机系统概论 ☼ 第二章 运算方法和运算器 ☼ 第三章 存储系统 ☼ 第四章 指令系统 ☼ 第五章 中央处理器 ☼ 第六章 总线系统 ☼ 第七章 外围设备 ☼ 第八章 输入输出系统 ☼ 第九章 并行组织
白中英计算机组成原理第5章中央处理机
组成
中央处理机主要由运算器、控制器和寄存器组成。其中，运算器负责进行算术 和逻辑运算；控制器负责从存储器中取出指令并解释执行；寄存器则用于暂存 数据和指令。
中央处理机的发展历程
第一代中央处理机
20世纪40年代后期至50年代，以电子 管为主要元件，体积庞大、功耗高、可
靠性差。
第三代中央处理机
20世纪60年代中期至70年代，以集 成电路为主要元件，进一步提高了性
DMA方式
直接存储器访问，外设通过DMA控制器直 接与内存进行数据传输，无需CPU干预。
中断方式
外设准备好数据后，向CPU发出中断请求， CPU响应中断后进行数据传输。
通道方式
通道是一种具有特殊功能的处理器，可以 独立地执行输入输出操作，实现CPU、通 道和外设之间的并行工作。
THANKS FOR WATCHING
Cache的性能优化
通过调整Cache的容量、块大小、映射方式、替换算法等 参数来优化Cache的性能。
Cache的应用场景
在CPU与主存之间、在磁盘与主存之间等场景中广泛应用 ，提高数据访问速度。
05 总线结构与数据传输
总线结构基本概念
总线定义
总线是连接多个部件的信息传输线，是各部件共享的 传输介质。
指令周期
取出并执行一条指令的时间，通 常由若干个机器周期组成，每个 机器周期又包含若干个时钟周期。
指令执行过程
包括取指、间址、执行和回写等 阶段，不同指令的执行过程可能 有所不同。
03 运算器与控制器设计
运算器组成及功能
01
算术逻辑单元 （ALU）
负责执行算术运算和逻辑运算， 如加、减、乘、除、与、或、非 等。
3
主存储器的扩展与寻址
中央处理机主要由运算器、控制器和寄存器组成。其中，运算器负责进行算术 和逻辑运算；控制器负责从存储器中取出指令并解释执行；寄存器则用于暂存 数据和指令。
中央处理机的发展历程
第一代中央处理机
20世纪40年代后期至50年代，以电子 管为主要元件，体积庞大、功耗高、可
靠性差。
第三代中央处理机
20世纪60年代中期至70年代，以集 成电路为主要元件，进一步提高了性
DMA方式
直接存储器访问，外设通过DMA控制器直 接与内存进行数据传输，无需CPU干预。
中断方式
外设准备好数据后，向CPU发出中断请求， CPU响应中断后进行数据传输。
通道方式
通道是一种具有特殊功能的处理器，可以 独立地执行输入输出操作，实现CPU、通 道和外设之间的并行工作。
THANKS FOR WATCHING
Cache的性能优化
通过调整Cache的容量、块大小、映射方式、替换算法等 参数来优化Cache的性能。
Cache的应用场景
在CPU与主存之间、在磁盘与主存之间等场景中广泛应用 ，提高数据访问速度。
05 总线结构与数据传输
总线结构基本概念
总线定义
总线是连接多个部件的信息传输线，是各部件共享的 传输介质。
指令周期
取出并执行一条指令的时间，通 常由若干个机器周期组成，每个 机器周期又包含若干个时钟周期。
指令执行过程
包括取指、间址、执行和回写等 阶段，不同指令的执行过程可能 有所不同。
03 运算器与控制器设计
运算器组成及功能
01
算术逻辑单元 （ALU）
负责执行算术运算和逻辑运算， 如加、减、乘、除、与、或、非 等。
3
主存储器的扩展与寻址
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PC读 指令Cache启动
③ PC PC+1，为取下条指令做好准备； PC增量
④ IR中的操作码被译码或测试，CPU识别出是指令MOV。 2.
R1读 ① R1ALU，R1中数据通过ALU传送； ALU传送控制 ALU输出 ② ALU DBUS DRR0； DR锁存 R0写
2014年10月26日星期日 19
R1读 R2读 ALU加
ALU做加运算，将两数相加；
ALUDBUSDRR1，保存结果；
ALU输出 DR锁存 R1写
2014年10月26日星期日
25
5.2.5
STO R2 , (R3)指令的指令周期
STO指令是RS型指令，需要3个CPU周期。 ①取指周期（略） ②间址周期
根据R3中的地址寻址所要访问的存储单元；
LAD R1 , 6
ADD R1 , R2
取数指令LAD从6号单元中取数100R1
加法指令ADD执行(R1)+(R2)R2,结果为(R2)=120
STO R2 , (R3) 存数指令STO用(R3)间接寻址,(R2)=120写入30号单元 JMP 101 AND R1 , R3
转移指令JMP改变程序执行顺序,转到101号单元 逻辑与指令AND执行(R1) · (R3) R3
2014年10月26日星期日 11
采用时序逻辑技术实现； 采用存储逻辑实现；
③ 前两种方式的结合；
数据通路的建立
写入 读出 运算 类型 写入 读出 写入 写入 读出
读出
增量
写入
锁存
锁存
读出
写入
读出
2014年10月26日星期日 12
5.2 指令周期
5.2.1 指令周期的基本概念 5.2.2 MOV R0 , R1指令的指令周期 5.2.3 LAD R1 , 6指令的指令周期 5.2.4 ADD R1 , R2指令的指令周期 5.2.5 STO R2 , (R3)指令的指令周期
2014年10月26日星期日 5
5.1.2 CPU的基本组成
现代的CPU的组成 控制器的主要功能
PC、IR 从内存中取出一条指令，并指出下条指令的存放位置；
操作控制器
冯· 诺依曼机的定义
运算器、控制器 、片内Cache；
对指令进行译码，产生相应的操作控制信号； CU、时序电路、 控制CPU、内存和输入/输出设备之间数据流动；
① ②
作为CPU和内存、外部设备之间信息传送的中转站； 补偿CPU和内存、外围设备之间在操作速度上的差别；
2. 通用寄存器
功能：暂时存放ALU运算的数据或结果。 CPU中的通用寄存器可多达16个，32个，甚至更多。
2014年10月26日星期日 8
5.1.3
CPU中的主要寄存器（2/3）
3.状态条件寄存器（PSW） 保存各种状态和条件控制信号；
数据Cache读 DR锁存 R1写
22
2014年10月26日星期日
5.2.4 ADD R1 , R2指令的指令周期
ADD指令的指令周期由两个CPU周期组成 。
①取指周期（略） ②执行周期
从寄存器R1、R2中取出数据，作为源操作数； 将两数据送往ALU，并使ALU进行加运算； 结果保存到R1中。
5.2.6 JMP 101指令的指令周期
5.2.7 用方框图语言表示指令周期
2014年10月26日星期日 13
5.2.1 指令周期的基本概念
CPU执行程序是一个“取指令—执行指令”的循环过程。 指令周期 CPU从内存中取出一条指令，并执行的时间总和；
CPU周期
又称机器周期，一般为从内存读取一条指令字的最短时间； 一个CPU周期可以完成CPU的一个基本操作。 时钟周期 也叫节拍脉冲或T周期，是计算机处理操作的基本时间单位。
运算器的主要功能：
执行所有的算术运算； 执行所有的逻辑运算，并进行逻辑测试。
2014年10月26日星期日
ALU、通用寄存器组、 标志寄存器
6
CPU模型图
运算器
Cache
控制器
2014年10月26日星期日 7
5.1.3Leabharlann CPU中的主要寄存器（1/3）
1. 数据缓冲寄存器（DR）
暂时存放CPU与外界传送的数据，可以是指令字或数据字。 作用
方框
代表一个CPU周期； 方框中的内容表示数据通路的操作或某种控制操作。 菱形 通常用来表示某种判别或测试； 时间上依附于之前一个方框的CPU周期，而不单独占用一 个CPU周期； ~（公操作符号） 表示一条指令已经执行完毕，转入公操作。 所谓公操作就是一条指令执行完毕后，CPU所开始的一些 操作，比如对外围设备请求的处理等。
该过程为间址周期；
R2读 数据Cache写
R3读 AR锁存
R2DBUS数据Cache；
2014年10月26日星期日
28
5.2.6 JMP 101指令的指令周期
JMP指令是一条无条件转移指令，用来改变程序的 执行顺序；
JMP指令的执行需要两个CPU周期： ①取指周期（略） ②执行周期
使用JMP指令中的直接地址为PC赋值；
2014年10月26日星期日 17
MOV R0 , R1指令的执行过程演示
MOV R0 , R1
① ④ 10 ②
101 102
动画 演示
MOV ③
2014年10月26日星期日 18
MOV R0 , R1指令周期中的控制信号
1.
① PCABUS指令Cache ，译码并启动；
Cache读 ② 指令Cache IR； 指令 IR写
16
2014年10月26日星期日
5.2.2 MOV R0 , R1指令的指令周期
MOV是一条RR型指令，它需 要两个CPU 周期： 取指周期
① 从存储器中取出指令；
② 程序计数器PC加1；
③ 译码或测试指令操作码，
发出控制信号；
执行周期
在控制信号的作用下，
将R1中的数据经过ALU 送入R0；
2014年10月26日星期日
34
(1) “ADD R2，R0”
100
LAD R1,6
①
②
103 102
动画 演示
LAD ③ 6
2014年10月26日星期日 21
LAD R1 , 6指令周期中的控制信号
D取指周期
CPU动作与取MOV指令的取值周期中一样。
D指令的执行周期
IR DBUS AR；
该过程为寻址周期；
IR读 AR锁存
ARABUS数据Cache ，译码并启动； 数据Cache启动 数据Cache DBUS DRR1；
2014年10月26日星期日 10
5.1.4 操作控制器与时序产生器
数据通路
寄存器之间传送信息的通路。 操作控制器
根据指令操作码和时序信号，产生各种操作控制信号；
建立正确的数据通路，从而完成指令的执行。 根据设计方法不同，操作控制器可分为 ① 硬布线控制器： ② 微程序控制器： 时序产生器 对各种操作实施时间的控制。
2014年10月26日星期日
23
ADD R1 , R2指令的执行过程演示
120 ADD R1,R2 ① 100 20
②
104 103
动画 演示
ADD
③
2014年10月26日星期日 24
ADD R1 , R2指令周期中的控制信号
①取指周期（略） CPU动作与取MOV指令的取值周期中一样。 ②执行周期 R1、R2ALU；
③执行周期
将寄存器R2中的数据送入指定的存储单元；
2014年10月26日星期日
26
STO R2 , (R3)指令的执行过程演示
①
STO R2,(R3)
120 30
②
104 105
动画 演示
STO
③
2014年10月26日星期日 27
STO R2 , (R3)指令周期中的控制信号
1. 取指周期（略） 2. 执行周期 R3DBUSAR，发出地址启动数据Cache；
进位标志(C)，溢出标志(V)，零标志(Z)，符号标志(N)
每个信号由一个触发器保存，从而拼成一个寄存器。
4.地址寄存器（AR） 保存当前CPU所访问数据的内存单元地址； 主要用于解决主存/外设和CPU之间的速度差异，使地址信 息可以保持到主存/外设的读写操作完成为止
2014年10月26日星期日 9
5.1.4 操作控制器与时序产生器
2014年10月26日星期日
4
5.1.1 CPU的功能
CPU（中央处理器） 控制程序按设定方式执行； CPU的主要功能： 指令控制 顺序寻址、跳跃寻址
控制程序的执行顺序； 操作控制 对指令操作码译码后产生控制信号 产生和发送各操作信号； 时间控制 维持各类操作的时序关系 控制指令、或操作的实施时间； 数据加工 由ALU完成具体的运算 对数据进行算术逻辑运算；
5.2.3 LAD R1 , 6指令的指令周期
LAD指令是RS型指令， 需要访存获取操作数，共 包含三个CPU周期： ①取值周期
②间址周期
从IR的地址码字段获
取操作数地址；（或 者通过计算获得EA）
③执行周期
访存获取操作数送入
通用寄存器R1；
2014年10月26日星期日 20
LAD R1 , 6指令的执行过程演示
5.1.3
CPU中的主要寄存器（3/3）
5.程序计数器（PC） 始终存放下一条指令的地址，对应于指令Cache的访问； 其内容变化分两种情况
顺序执行： PC+1PC