chp2-1a

当需要引用一个库时，首先要对库名进行说明， 其格式为： LIBRARY 库名； 对库名进行说明后，就可以使用库中已经编译好 的设计了。 对库中程序包的引用格式为： use 库名.程序包名.项目名； use 库名.程序包名.all;
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一般来说，IEEE库中的下面3个程序 包足以应付大部分的VHDL程序设计。 1) STD_LOGIC_1164程序包
tmp2
q
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图3-4 二选一数据选择器电路图
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结构描述：是表示元件之间的互联， 结构描述：是表示元件之间的互联， 高层次的设计实体可以调用 低层次设计实体。最接近实际的硬件电路结构。 低层次设计实体。最接近实际的硬件电路结构。 使用元件说明语句和元件例化语句
ARCHITECTURE stru OF mux IS
并行处理语句
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功能描述语句描述了构造体的功能和行为。
常数说明 结 构 体 说 明 结 子程序说明 构 体 块语句 结 构 体 功 能 描 述 进程语句 信号赋值语句 子程序调用语句 元件例化语句 例化元件说明 数据类型说明 信号说明
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2.1.3 库和包的调用
END mu;
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实体声明格式
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实体说明举例
Set Q RSFF Reset QB
对rsff实体写一段VHDL描述，即： rsff实体写一段VHDL描述， 实体写一段VHDL描述 ENTITY rsff IS PORT ( set, reset : IN BIT; q.qb : BUFFER BIT); END rsff;
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行为级描述： 行为级描述：只 表示输入和输出 间转换的行为， 间转换的行为， 它不包含任何结 构的信息（ 构的信息（硬件 特性、连线方式、 特性、连线方式、 逻辑行为方式）。 逻辑行为方式）。
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例
二选一数据选择器
PORT( d0,d1:IN BIT;
ENTITY mux IS sel:IN BIT; q：OUT BIT ) ; ： END mux;
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构造体（结构体）ARCHITCTURE
构造体是用于描述设计实体的内部结构（ 构造体是用于描述设计实体的内部结构（元件及内部的连 内部结构 接关系）以及实体端口间的逻辑关系 实体的行为） 逻辑关系（ 接关系）以及实体端口间的逻辑关系（实体的行为）。 注意：构造体一定要跟在实体说明的后面。 注意：构造体一定要跟在实体说明的后面。 构造体的描述方法：行为级描述、 构造体的描述方法：行为级描述、RTL（数据流）级描 （数据流） 结构描述（逻辑元件连接） 述、结构描述（逻辑元件连接）
SIGNAL tmp1,tmp2,tmp3,nsel: BIT; COMPONENT and2 PORT(a,b：IN BIT； ： ； c：OUT BIT）； ： ） END COMPONENT； ； COMPONENT inv PORT(a： BIT； PORT(a：IN BIT； c：OUT BIT）； ： ） END COMPONENT； ； COMPONENT or2 PORT(a,b：IN BIT； ： ； c：OUT BIT）； ： ） END COMPONENT； ；
定义信号
tmp1,tmp2,tmp3,nsel
定 义 语 句
定义元件and2 定义元件 定义元件inv 定义元件inv 定义元件or2 定义元件
BEGIN U1:inv PORT MAP (a=>sel,c=>nsel); U2:and2 PORT MAP (d0, sel,tmp1)； ； U3:and2 PORT MAP (d1,nsel,tmp2)； ； U4:or2 PORT MAP (tmp1,tmp2,tmp3)； ； q<=tmp3; 10.12.11 河北工业大学 信息工程学院 END structral;
0
BIT
1
指的是逻辑值，位逻辑数据类型
BIT_VECTOR： 该端口的取值可能是一组二进制位 的值，如某总线输出端口具有8位 的总线宽度，可用其表示
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端口数据类型
PORT(d0,sel : IN BIT; q : OUT BIT; bus : OUT BIT_VECTOR(7 DOWNTO 0));
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2.1.2 结构体（构造体） 结构体（构造体）
结构体描述实体内部的结构或功能
1个实体可对应若干个结构体，每个结构分 别代表该实体功能的不同实现方案或不同 描述方式。 同一时刻，只有一个结构体起作用， 可以通过配置来决定使用哪一个结构 体进行仿真或综合。 同一结构体不能为不同的实体所拥有
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4）端口方向（以设计实体为主体）
端口方向 IN OUT INOUT BUFFER
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含义 输入 输出（结构体内部不能读取） 双向（输入输出） 输出（结构体内部可读取）
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5)端口数据类型
VHDL预定义数据类型
BIT和BIT_VECTOR（矢量，表示总线）
VHDL程序结构 一个完整的VHDL程序的结构
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VHDL语言一般结构
库、程序包调用
ENTITY声明
ARCHITECTURE定义
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2.1.1 实体说明
实体说明用于定义电路的输入输出引脚，但 并不描述电路的具体构造和实现的功能。 ENTITY Fredevider is port (clock:in std_logic; clkout:out std_logic); end;
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构造体的语句格式如下： 构造体的语句格式如下： ARCHITECTURE 结构体名 OF 实体名 IS 对数据类型、常数、信号、 [定义语句 定义语句] 对数据类型、常数、信号、子程序和元 定义语句 的说明。不是必须的。 件等元素 的说明。不是必须的。 BEGIN 以各种不同的描述 [并行处理语句 [并行处理语句] 并行处理语句] 风格描述实体逻辑 END 构造体名； 构造体名； 行为的语句。 行为的语句。 注意：实体名必须是所在设计实体的名字， 注意：实体名必须是所在设计实体的名字，而构造体名可以 由设计者自己选择，但当一个实体具有多个结构体时，构造 由设计者自己选择，但当一个实体具有多个结构体时， 体的取名不可重复。 体的取名不可重复。 通常用Behavioral(行为）、dataflow(数据流描述）或 行为）、 数据流描述） 通常用 行为）、 数据流描述 structural(结构描述） 结构描述） 结构描述
Fredevider
输入 clock clkout 输出
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实体声明格式
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格式说明
1）实体名 实体名必须与文件名相同，否则编译时会出错。 2 2）类属参数 可选项，用来规定端口的大小、信号的定时特性等。 3）端口名 是设计者赋予每个外部引脚的名称。
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RTL级描述（ RTL级描述（数据流描 级描述 述方式）： ）：以规定设 述方式）：以规定设 计中的各种寄存器形 式为特征， 式为特征，然后在寄 存器之间插入组合逻 辑。 数据流描述方式能比 较直观地表达底层逻 辑行为。 辑行为。
d0
& tmp1 ≤1
d1 sel nsel
&
tmp3
2) STD_LOGIC_ARITH程序包 3)STD_LOGIC_UNSIGNED程序包
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LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL； USE IEEE.STD_LOGIC_ARITH.ALL； USE IEEE.STD_LOGIC_UNSIGNED.ALL；
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vhdl构造体描述的三种方法
例 二选一数据选择器
ENTITY mux IS
PORT(d0,d1:IN BIT;
sel:IN BIT;
Q：OUT BIT); ：
END mux;
ARCHITECTURE behave OF mux IS BEGIN PROCESS(d0,d1,sel) BEGIN IF sel=’0’ THEN q<=d0; ELSE q<=d1; END IF; END PROCESS; END behave;
ARCHITECTURE behave OF mux IS SIGNAL tmp1,tmp2,tmp3,nsel: BIT; BEGIN cale:PROCESS(d0,d1,sel) BEGIN Nsel<=NOT sel; tmp1<= d0 AND sel; tmp2<= d1 AND nsel; tmp3<= tmp1 OR tmp2; q<= tmp3; END PROCESS; END behave;