8位二进制全加器设计+杭州电子科技大学+EDA实验报告

《EDA技术》实验报告实验名称： 8位二进制全加器设计
一、实验设计要求
以一位二进制全加器为基本元件，用例化语句写出8位并行二进制全加器的顶层文件，并讨论此加法器的电路特性。

二、设计原理
电路结构图或原理图
电路功能描述
定义了8位二进制全加器顶层设计元件端口信号，输入端口：AIN, BIN,是八个二进制数，数据类型被定义为STD_LOGIC_VECTOR。

CIN是输入的进位，数据类型IN STD_LOGIC；输出端口：SUM为和，数据类型IN STD_LOGIC COUT 为输出的进位。

定义了7个信号C1, C2, C3,C4,C5,C6,C7作为器件内部的连接线，采用映射语句port map()将8个一位二进制全加器连接起来构成一个完
整的全加器。

低位全加器进位输出端连到高一位全加器的进位输入端，任何一位的加法运算必须等到低位加法完成时才能进行，这种进位方式称为串行进位
三、实验程序
程序1：半加器描述
程序2：一位二进制全加器设计顶层描述功能：程序功能简介
程序3：8位并行二进制全加器顶层文件
四、编译及仿真结果
选用器件型号cyclone
编译后使用器件资源情况、引脚配置情况（硬件实验）
时序分析结果（最大延时路径、最大时钟频率等等）
程序仿真波形图（结合文字分析仿真结果）
仿真结果显示：
该设计是成功的。

输入的进位也要加上去。

0---255 全加器的COUNT 没有进位，而当加到256，COUNT=1，SUM输出0.
五、总结
.1 编译不通过，检查后发现在建立工程时，同一工程的所有文件都必须放在同一文件夹中，而这一步没做。

2 程序中没有将文件名与实体名保持一致出错。

输入半加器的VHDL程序保存文件，将输入的VHDL语言程序保存为h _adder.vhd.
3 ror: Can't name logic function scfifo0 of instance "inst" -- function has same name as current design file
原因：模块的名字和project的名字重名了
措施：把两个名字之一改一下，一般改模块的名字
4 在QuartusII下进行编译和仿真的时候,会出现一堆warning,虽然编译仿真通过了，有的提醒可以忽视，但是有的还是需要引起重视的。

5不知道如何将输入/输出引脚号都添加到矢量波形编辑窗口中。

解决办法：view—utility window—noder finder 将需要引脚拖拽。