成都理工大学计算机组成与结构考点归纳

1.冯诺依曼计算机体系
采用了存储程序方案，把解题过程的每一步用指令表示，并按照顺序编写成为程序，存放在存储器中。

基本特点（1）计算机由运算器，控制器，存储器，输入输出设备组成（2）采用存储程序的方式，程序和数据放在同一个存储器中，以二进制表示（3）指令由操作码和地址码组成（4）指令在存储器中顺序存放，由指令计数器指明要执行的指令存储单元地址（5）机器以运算器为中心，输入输出设备与存储器间的数据传递都通过运算器。

2.计算机四种系统
单指令流单数据流（每次执行一条指令，每次操作一个数据），单指令流多数据流（多个处理器，由指令控制部件向多个处理器发送同一指令，各处理器操作各自数据），多指令流单数据流（同一时刻执行多条指令，处理同一数据），多指令流多数据流（每台处理器执行各自指令，操作各自数据）。

3.加法器，加法器实现，半加器和全加器
加法器是计算机基本运算部件之一。

半加器不考虑进位输入，全加器考虑进位输入
半加器：H n=X n*Y n+X n*Y n
全加器：F n=X n*Y n*C n-1+X n*Y n*C n-1+X n*Y n*C n-1+X n*Y n*C n-1
Cn=X n*Y n*C n-1+X n*Y n*C n-1+X n*Y n*C n-1+X n*Y n*C n-1
4.二进制数据（编码形式）表现方法，特点与区别
编码形式：0,1序列
各种转化：看书P32-P36
原码：正数最高位为0，负数最高位为1其余不变
补码：正数不变最高位为0，负数按位取反再加1,0的补码唯一为000...
反码：正数不变最高位为0，负数最高位取1，其余位取反
移码：补码符号位取反
其他运算：看书
5.为什么运算使用补码简化运算器设计
6.数据校验码实现原理
加进一些冗余码，使合法数据编码出现某些错误时就成为非法编码，通过检查编码的合法性来发现错误。

海明校验码：从右到左H1~Hn, 2r>=k+r,k为数据位数，r为校验码数，校验码位于2i处校验码值=各相关数据位异或。

Sn=P n异或实际P n
7.静态/动态存储器是如何工作的
静态ＭＯＳ存储器由两个ＭＯＳ反相器交叉耦合而成的双稳态触发器。

左高右低使T1导通写0 左低右高使T2导通写1 ，T0导通时通过T2有一个负脉冲表示1，T1导通通过T3负脉冲表示0。

动态MOS存储器利用MOS电容存储电荷
动态RAM的总体结构和工作原理与静态RAM(见随机存储器)的区别是，存储矩阵采用了动态存储单元。

静态触发器是靠电路状态的反馈自锁保存数据，动态存储单元则是通过在电容上存储电荷保存数据。

字线选中时T导通，位线高电平CS放电写0，位线低电平cs充电写1。

当读取时数据线预先充电到高平，若cs有电荷，则放电，数据线电位下降，表示1，若cs无电荷数据线电位不变表示0，读出放大器。

8.多体交叉存储器
主存由多个相同容量为L的存储体组成，每个存储体有自己的读写线路，地址寄存器和数据寄存器，称为存储模块，他们既能并行工作，又能交叉工作。

在M个模块上交叉编址称为模M交叉编址。

地址码的低位选择存储模块，高位指向对应模块内部存储字。

一般M 取2的整数次幂。

Cpu和输入输出处理机对存储器的访问通过主存控制部件控制，当cpu发出存取请求操作时，由交叉编址位选择存储体，并查询该存储控制部件中的忙触发器是否为1，为1时忙则等待。

处理完成后向cpu发出回答信号，若cpu要继续读写操作则将下一个地址码及读写命令送到存储控制部件，重复过程。

M i的地址编号序列=M*j+i j从0~L-1 i从0~M-1
好处：降低存储器冲突概率，提高访问速度。

9.指令操作码扩展技术
原理：通常是在指令字中用一个固定长度的字段来表示基本操作码，对于一部分不需要某个地址码的指令，把它们的操作码扩充到该地址字段，这样就可以在不增加指令长度的情况下扩展操作码的长度，从而表示更多指令。

计算可以扩展的指令数（例子仅体现出算法思想）：若指令码占4位，各地址码占4位，三地址命令码需要14条，二地址命令码需要14条，一地址命令码需要14条，一种扩展方式则扩展出
（（（16-14）*16-14）*16-14）条零地址码，一共（（（16-14）*16-14）*16-14）+3*14条码。

寻址方式以及作用
直接寻址：地址码字段直接给出物理地址（无）
寄存器寻址：操作数存在寄存器中（缩短指令长度，节省存储空间，提高执行速度）
基址寻址：地址码字段确定偏移量，寄存器确定起始地址（存储器中定位和扩大寻址空间）变址寻址：地址码字段和变址寄存器值相加得出物理地址（用于数组）
间接寻址：物理地址在寄存器或存储器中（指出操作数或指令的地址）
相对寻址：程序计数器PC内容和地址码字段相加（用于转移指令）
立即数寻址：直接给出操作数（用于给某一寄存器或存储器单元赋初值或提供一个常数）堆栈寻址：栈顶指针+堆栈地址（用于确定栈顶位置）
10.精简指令计算机和复杂指令计算机的区别
比较内容CISC RISC
指令系统复杂，庞大常用占20%为了实现其功能设计的为程序代码占80% 简单，精简指令数目，指令格式，寻址方式多少
指令字长不固定等长
可访存指令不加限制只有LOAD/STORE指令
各种指令使用频率相差很大相差不大
各种指令执行时间相差很大绝大多数在一个周期内完成
优化编译实现很难较容易
程序源代码长度较短较长
控制器实现方式绝大多数为微程序控制绝大多数为硬布线控制
软件系统开发时间较短较长
11.控制器的组成和功能
程序计数器（存放当前指令地址或即将执行的下一指令地址）
指令寄存器（当前正执行的指令）
指令译码器或操作码译码器（对指令寄存器中的操作码分析解析，产生控制信号）
脉冲及启停线路（产生一定频率的脉冲作为整个机器的始终脉冲）
时序控制信号形成部件（在CLK的时钟作用下，根据当前执行的指令需要产生相应时序控制信号，并根据相应被控部件反馈信号调整时序控制信号）
功能：取指令，分析指令，执行指令，控制程序和数据的输入和结果的输出，对异常情况和某些请求的处理（中断请求，DMA请求）。

14.存储系统的层次结构
三层：cache-》主存-》辅存（从小到大）
主存和辅存可以构成虚拟地址空间，主存和辅存总体可以看成速度接近主存速度，大小接近辅存容量。

加上和cpu中间的cache使cache和主存层次跟得上cpu速度。

现代计算机多采用这种主存+辅存层和主存+cache层的结构。

15.cache层级结构（一般由SRAM组成）
cache由和主存所分成的块大小一样的块组成，但块的数目比主存小得多。

Cache中每一块外加一个标记，指明它是主存中哪一块的副本。

Cache结构分为块号和块内地址，块号对应主存块号且长度不等主存块号长，块内地址和主存块内地址含义相同且长度相等。

16.虚拟存储器功能
扩展主存的逻辑地址空间远大于物理地址空间，满足了存储器的大容量和低成本需求。

17.相联存储器
相联存储器不按地址访问存储器，按照所存数据字的全部内容或部分内容进行查找或检索。

其中设有比较数寄存器和屏蔽寄存器字长相等，按比较数寄存器中的字段比较时要先取出屏蔽寄存器中对应位为1的位置再比较。

（屏蔽寄存器中置1位表示参与比较）。

相联存储器同时具有各种比较操作（相等不等大于小于等），比较操作是并行的，即比较数寄存器中每位比较时并行的。

来自控制器的一条指令可以对多个数据同时操作，所以每个存储单元还有一个处理单元。

18.P180习题7.5（必考)
设某计算机采用4路组相联映像，cache容量16KB，主存2MB，每个字块8个字，每个字32位。

（1）主存地址多少位（按字节编址）？个字段如何划分（各需多少位）？
主存地址=[log22*1024*1024]=21，组内块地址=[log24]=2，组地址=log2(16*1024/32/4)=7，,块内地址=[log232]=5，区地址=21-log216*1024=7。

（2）设cache起始为空，cpu从主存0~100一次读101个字，并重复按此次序读11次，问命中率为多少？若cache速度为主存5倍，问使用cache与不使用cache速度提高多少倍？
第一轮全部不命中，以后10次全部命中，命中率＝10/11=91%
设cache的读出时间为1，主存的读数时间为5，则：速度可提高到：无cache时的访问时间/有cache时的访问时间＝11*5/（10*1+1*5）＝3.67倍
微命令->微指令->微程序
取指（没有下址23+12=35）（微指令）
(1)指令地址送地址总线：PC->AB（微命令）
(2)发访存控制指令：ADS,M/IO=1，W/R=0 取指令送数据总线
(3)指令送指令寄存器：DB->IR
(4)程序计数器+1：PC+1
计算地址
(1)取源操作数：rsl->GR,(rsl)->ALU,disp->ALU
(2)加法运算：+
(3)有效地址送AR：ALU->AR
取数
(1)AR送地址总线：AR->AB
(2)发访存控制命令：ADS,M/IO=1,W/R=0
(3)数据送数据寄存器：DB->DR
加法
(1)操作数送ALU：rs->GR,(rs)->ALU,DR->ALU
(2)加法：+
(3)取结果：ALU->GR
JMP:rs1->GR,(rs1)->ALU,disp->ALU,+,ALU->PC
Load:rs1->GR,(rs1)->ALU,disp->ALU,+,ALU->AR,AR->AB,ADS=1,M/IO=1,W/R=0,DB->DR,DR->ALU ,rs->GR,+.ALU->rs
Store:rs1->GR,(rs1)->ALU,disp->ALU,+,ALU->AR,AR->AB,rs->ALU,+,ALU->DR,DR->DB,ADS=1,M/IO= 1,W/R=1。