4位十进制频率计数器设计
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赣南师院
物理与电子信息学院课程设计报告书
姓名：***
班级：电子科学与技术06级
学号：*********
时间：2008年12月18 日
目录第一课程题目
第二课程要求
第三设计说明
第四设计原理
第五频率计的模块设计
第六仿真波形
第七安装和调试
第八实验心得
第九参考文献
4、测频控制信号发生器VHDL语法描述
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY TESTCTL IS
PORT(CLKK : IN STD_LOGIC;
CNT_EN,RST_CNT,LOAD : OUT STD_LOGIC);
END TESTCTL;
ARCHITECTURE one OF TESTCTL IS
SIGNAL DIV2CLK : STD_LOGIC;
BEGIN
PROCESS(CLKK)
BEGIN IF CLKK'EVENT AND CLKK='1'THEN DIV2CLK<=NOT DIV2CLK;
END IF;
END PROCESS;
PROCESS(CLKK,DIV2CLK)
BEGIN
IF CLKK='0'AND DIV2CLK='0'THEN RST_CNT<='1';
ELSE RST_CNT<='0'; END IF;
END PROCESS;
LOAD <=NOT DIV2CLK; CNT_EN<=DIV2CLK;
END one;
5、十进制加法计数器CNT10的VHDL语言描述
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY CNT10 IS
PORT(CLK,RST,ENA:IN STD_LOGIC;
OUTY:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
COUT:OUT STD_LOGIC);
end Cnt10;
ARCHITECTURE one OF CNT10 IS
SIGNAL CQI:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
P_REG:PROCESS(CLK,RST,ENA)
BEGIN
IF RST='1' THEN CQI<="0000";
ELSIF CLK'EVENT AND CLK='1' THEN
IF ENA='1' THEN CQI<=CQI+1;
END IF;
END IF;
OUTY<=CQI;
END PROCESS P_REG;
COUT<=CQI(0) AND CQI(1) AND CQI(2) AND CQI(3);
END one；
6、锁存器的VHDL语言描述
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY REG4B IS
PORT( LOAD:IN STD_LOGIC;
DIN:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
DOUT:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)); END REG4B;
ARCHITECTURE two OF REG4B IS
BEGIN
PROCESS(LOAD,DIN)
BEGIN
IF LOAD'EVENT AND LOAD='1' THEN DOUT<=DIN;
END IF;
END PROCESS;
END two;
由此可画得原理图
六、仿真波形
七、安装和调试
在做好各项实验准备后，其中包括代码的编写，集成模块的生成，以及对电路原理图的分析，利用MAX+PLUS软件对实验进行调试
在利用对原理电路图的调试过程中出现了软件问题，主要有以下几个：第一：代码运行没有错误，可以生成模块，但是生成的模块对管脚没有
赣南师范学院2008 —2009 学年第_一_学期课程论文行政班级电子科学与技术06级学号_060803047_ 姓名_刘鸿燕_ 选课班级电子科学与技术06级任课教师杨汉祥成绩_________