电工学-第12章时序逻辑电路
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电工电子技术-时序逻辑电路的分析
最后还要检查一下得到的状态转换表是否包含Q1的组合状态共有8种，而根 据上述计算过程列出的状态转换表中缺少Q3Q2Q1=111这一状态， 将此状态代入状态方程和输出方程得
QQ32nn11
0 0
Q1n1 0
Y 1
将这一计算结果补充到表中后得完整的状态转换表。
【例15-3】试列出例15-2所示电路的状态转换表。
【解】由图可见，该电路无输入逻辑变量（注意：不要
把CP当作输入逻辑变量，因为它只是控制触发器状态转换的
操作信号），所以电路的次态和输出只取决于电路的初态。
设电路的初态为Q3Q2Q1=000，代入电路状态方程和输出方程
得
QQ32
n1 n1
0 0
Q1n1 1
（3）根据逻辑图写出输出方程为：
Y Q2Q3
2．描述时序电路状态转换全部过程的方法
（1）状态转换表 将任何一组输入变量及电路初态的取值代入状态方程和
输出方程，即可得出电路的次态和初态下的输出值；以得到 的次态作为新的初态，和这时的输入变量取值一起再代入状 态方程和输出方程进行计算，又得到一组新的次态和输出值。 如此继续下去，将所有的计算结果列成真值表的形式，即可 得到状态转换表。
时还进一步将状态转换表的内容表示成状态转换图的形式。 下图为图例15-2所示电路的状态转换图。在状态转换图
中以圆圈表示电路的各个状态，以箭头表示状态转换的方向。 同时，在箭头旁注明状态转换前的输入变量取值和输出值。 通常将输入变量取值写在斜线以上（无输入变量时无需标 注），输出值写在斜线以下。
Y Q2Q3
74LS161的功能表如下表所示：
【解】（1）由给定逻辑图写出电路的驱动方程为：
J J
1 2
时序电路的逻辑
时序电路的逻辑
时序电路是一类特殊的电路，其输出值不仅取决于当前的输入值，还取决于过去的输入值，即输入和输出之间存在一定的时间关系。
因此，时序电路中存在着时钟信号，用于同步和调节电路的工作。
时序电路的逻辑可以分为同步和异步两种类型。
1. 同步逻辑：同步逻辑中，所有的电路元件都根据时钟信号的边沿或电平进行操作。
常见的同步逻辑电路包括触发器、计数器和移位寄存器等。
同步逻辑的优点是稳定性高，能够按照时钟信号进行同步操作，适用于需要精确控制时序的场合。
2. 异步逻辑：异步逻辑中，电路元件的操作不仅受时钟信号的影响，还受到输入信号的变化而变化。
常见的异步逻辑电路包括门电路、电平触发器和边沿触发器等。
异步逻辑的特点是电路元件的操作速度较快，但稳定性较差，可能出现冲突和竞争等问题，适用于对操作速度要求较高的场合。
在具体的时序电路中，通常采用状态图或状态表来表示其逻辑关系。
状态图用状态之间的转换图形化表示，而状态表则用表格形式列出各个状态及其对应的输入和输出值。
时序电路的设计和分析需要考虑时钟信号的频率、时序约束、电路延迟等因素，以确保电路的正确性、稳定性和可靠性。
时序逻辑电路PPT课件
6.4 顺序脉冲发生器
顺序脉冲
分类
计数型 移位型 : 计数器+译码器
6.4.1 计数型顺序脉冲发生器
一、电路组成 由四进制计数器( JK 触发器) 和译码器构成
Q1n Q0n
Y0
&
Q1nQ0n
Y1
&
Q1n Q0n
Y2 &
Q1nQ0n
Y3 &
1
Q0
1J
FF0 C1 1K
Q0
RD
1
Q1 FF1 Q1
1J C1 1K RD
三、用 MSI 构成顺序脉冲发生器
1 CP
DDDD0123
74LS163
LD CR
CCTTTP
Q0
3位二进 Q1
制计数 QQ23
CO
74LS138
SSTTAB STC
Y0 Y1 Y2
译码 YY34
Y5
YY67
74LS374
EN
0D
0Q
1D
1Q
2D 缓冲2Q
3D 4D
寄存
3Q 4Q
5D
5Q
6D
6Q
7D
Q0
Q1
Q2
FF0
FF1
FF2
1D C1 R 1D C1 R
1D C1 R
Q0n1
Q0n
Q1n
Q
n 2
Q3
Q1n1 Q0n
FF3
Q2n1 Q1n
1D C1 R
Q3n1 Q2n
CP
1
CR
CP
不需译码器。不会
Q0
产生竞争冒险。状
Q1
态利用率低。
顺序脉冲
分类
计数型 移位型 : 计数器+译码器
6.4.1 计数型顺序脉冲发生器
一、电路组成 由四进制计数器( JK 触发器) 和译码器构成
Q1n Q0n
Y0
&
Q1nQ0n
Y1
&
Q1n Q0n
Y2 &
Q1nQ0n
Y3 &
1
Q0
1J
FF0 C1 1K
Q0
RD
1
Q1 FF1 Q1
1J C1 1K RD
三、用 MSI 构成顺序脉冲发生器
1 CP
DDDD0123
74LS163
LD CR
CCTTTP
Q0
3位二进 Q1
制计数 QQ23
CO
74LS138
SSTTAB STC
Y0 Y1 Y2
译码 YY34
Y5
YY67
74LS374
EN
0D
0Q
1D
1Q
2D 缓冲2Q
3D 4D
寄存
3Q 4Q
5D
5Q
6D
6Q
7D
Q0
Q1
Q2
FF0
FF1
FF2
1D C1 R 1D C1 R
1D C1 R
Q0n1
Q0n
Q1n
Q
n 2
Q3
Q1n1 Q0n
FF3
Q2n1 Q1n
1D C1 R
Q3n1 Q2n
CP
1
CR
CP
不需译码器。不会
Q0
产生竞争冒险。状
Q1
态利用率低。
数字电子技术-时序逻辑电路
选用 JK 触发器 驱动方程
Q1n1 Q/02Q1Q/10 Q1Q0 Q2n1110Q11能Q110自启0Q0动20Q0
J0 K0 1 J1 Q2Q0 , K1 Q0
逻QQ11辑QQ图00(QQ22QQ12Q)0QQ2约2Q束Q02项QJ02
Q1Q0
, K2
&
Q0
Q1Q0 Q2FF0
1
1J
Moore 型
三、 计数器的分类
按数制分：
二进制计数器 十进制计数器 N 进制(任意进制)计数器
按计数 方式分：
加法计数器 减法计数器 可逆计数 (Up-Down Counter)
按触发器翻转 是否同时分：
按开关 元件分：
同步计数器 (Synchronous ) 异步计数器 (Asynchronous )
概述
… … … … … …
一、时序电路的特点
1. 逻辑功能特点
输x1
任何时刻电路的 入xi
组合逻辑 电路
y输1 y出j
输出，不仅和该时刻 的输入信号有关，而 且还取决于电路原来 的状态。
q1
w1
ql 存储电路 wk
2. 电路组成特点 (1) 与时间因素 (CP) 有关； (2) 含有记忆性的元件(触发器)。
Q2、Q1、Q0
设计方法一：按前述设计步骤进行 （P297 299）
设计方法二： 按计数规律进行级联
来一个CP
CP Q2Q1Q0 C 翻当转Q0一=1次，CP
00 10
00 01
0 0
当到Q来1Q即0=翻1，转CC=P
Q2n
Q1n
Q0n
2 0 1 0 0 到来即翻J转0= K0 = 1 = T0 30 11 0
时序逻辑电路PPT课件
时序逻辑电路可以分为同步时序 逻辑电路和异步时序逻辑电路， 其中同步时序逻辑电路是最常用 的类型。
工作原理
状态表示
时序逻辑电路中的状态通常由存储元件（如触发器）来存储，根据 输入信号的变化，电路的状态会随之改变。
状态转移
时序逻辑电路中的状态转移是由输入信号和当前状态共同决定的， 根据一定的逻辑关系，电路会从一个状态转移到另一个状态。
。
02
可编程逻辑控制器（PLC）
在工业控制系统中，时序逻辑电路用于实现可编程逻辑控制器，用于自
动化控制和数据处理。
03
传感器接口
时序逻辑电路用于实现传感器接口电路，将传感器的模拟信号转换为数
字信号，并传输给微控制器或可编程逻辑控制器进行处理。
04
CATALOGUE
时序逻辑电路的优化
优化设计
设计
使用基本的逻辑门电路， 根据需求逐一设计电路。
自动化工具设计
使用EDA（电子设计自动 化）工具进行设计，提高 设计效率。
混合设计
结合手工设计和自动化工 具设计，根据具体情况选 择合适的设计方法。
设计工具
硬件描述语言
使用Verilog或VHDL等硬件描述语言进行设计。
EDA工具
时序逻辑电路
目录
• 时序逻辑电路简介 • 时序逻辑电路设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化 • 时序逻辑电路的发展趋势
01
CATALOGUE
时序逻辑电路简介
定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路，它能够根据输入信号 的变化，按照一定的逻辑关系， 输出相应的信号。
分类
输出信号
时序逻辑电路的输出信号是根据当前状态和输入信号来确定的，它会 随着状态的变化而变化。
工作原理
状态表示
时序逻辑电路中的状态通常由存储元件（如触发器）来存储，根据 输入信号的变化，电路的状态会随之改变。
状态转移
时序逻辑电路中的状态转移是由输入信号和当前状态共同决定的， 根据一定的逻辑关系，电路会从一个状态转移到另一个状态。
。
02
可编程逻辑控制器（PLC）
在工业控制系统中，时序逻辑电路用于实现可编程逻辑控制器，用于自
动化控制和数据处理。
03
传感器接口
时序逻辑电路用于实现传感器接口电路，将传感器的模拟信号转换为数
字信号，并传输给微控制器或可编程逻辑控制器进行处理。
04
CATALOGUE
时序逻辑电路的优化
优化设计
设计
使用基本的逻辑门电路， 根据需求逐一设计电路。
自动化工具设计
使用EDA（电子设计自动 化）工具进行设计，提高 设计效率。
混合设计
结合手工设计和自动化工 具设计，根据具体情况选 择合适的设计方法。
设计工具
硬件描述语言
使用Verilog或VHDL等硬件描述语言进行设计。
EDA工具
时序逻辑电路
目录
• 时序逻辑电路简介 • 时序逻辑电路设计 • 时序逻辑电路的应用 • 时序逻辑电路的优化 • 时序逻辑电路的发展趋势
01
CATALOGUE
时序逻辑电路简介
定义与分类
定义
时序逻辑电路是一种具有记忆功 能的电路，它能够根据输入信号 的变化，按照一定的逻辑关系， 输出相应的信号。
分类
输出信号
时序逻辑电路的输出信号是根据当前状态和输入信号来确定的，它会 随着状态的变化而变化。
时序逻辑电路讲解ppt
Q JQ C KQ
CP
J K AQn AQn ，A与Qn是异或关系
A与Qn相同时， J K 0 Qn1 Qn 具有保持原状态功能
A与Qn不同时，J K 1 Qn1 Qn 具有计数功能
时序逻辑电路
特点:
在数字电路中,凡就是任一时刻得稳定输出不仅决定 于该时刻得输入,而且还与电路原来得状态有关者,都 叫做时序逻辑电路,简称时序电路。
3、动作特点: 在CP=1得全部时间里,输入信号 得变化都对主触发器起控 制作用,所以当CP下降沿到达时从触发器得状态不仅仅由 此时刻输入信号得状态决定,还必须考虑整个CP=1期间输 入信号得变化过程。
三、 主从RS、JK触发器
主从RS触发器 的图形符号
S
1S
Q
CP C1
R
1R
Q
主从JK触发器 的图形符号
4. 根据状态转换情况总结电路功能。
例:时序电路见下图, FF1～FF3为主从JK触发器、下降沿动作。 分析其逻辑功能。输入端悬空时等同逻辑1。
1J
Q1
C1
1K
Q1 &
FF1
1J
Q2
C1
1K
Q2
FF2
& 1J Q3 &
1
Y
C1
1K
Q3
FF3 CP
J1 Q2 • Q3
K1 1
1、驱动方程 J2 Q1
RD
0–t1： RD=0、 SD=1
Q=1、Q=0
SD t1 t2 t3 t4 t5 t
t1–t2： RD= SD=0
保持Q=1、Q=0
t2 –t3： RD=1、 SD=0
Q
t
Q=0、Q=1
电工学第十二章
第12章
本章内容
时序逻辑电路
●基本双稳态触发器 ●钟控双稳态触发器 ●寄存器 ●计数器 ●集成定时器
第12章
本章内容
时序逻辑电路
●基本双稳态触发器 ●钟控双稳态触发器 ●寄存器 ●计数器 ●集成定时器
第12章
时序逻辑电路
12.1 基本双稳态触发器
12.1 基本双稳态触发器
双稳态触发器
双稳态触发器是由门电路加上适当的反馈构成的一种逻 辑电路。是构成时序逻辑电路的基本单元。双稳态触发器的 输出状态具有两种稳定状态，具有记忆功能。
K
Q
第12章
时序逻辑电路
12.2 钟控双稳态触发器
（三）D 触发器 （1）电路结构 （2）逻辑功能
D触发器真值表
Q ＆
Q
＆
RD
SD
＆ ＆
D 0 1 Q D C Q
Qn+1 0 1
Q D C Q
＆
＆
上升沿触发
下降沿触发
CP D
第12章
时序逻辑电路 Q
12.2 钟控双稳态触发器 Q
（四）T 触发器 （1）电路结构 （2）逻辑功能
二进制计数器状态表
Q4 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 Q3 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 Q2 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 1 1 1 Q1 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 0 1 1 0 1 0 1 1
本章内容
时序逻辑电路
●基本双稳态触发器 ●钟控双稳态触发器 ●寄存器 ●计数器 ●集成定时器
第12章
本章内容
时序逻辑电路
●基本双稳态触发器 ●钟控双稳态触发器 ●寄存器 ●计数器 ●集成定时器
第12章
时序逻辑电路
12.1 基本双稳态触发器
12.1 基本双稳态触发器
双稳态触发器
双稳态触发器是由门电路加上适当的反馈构成的一种逻 辑电路。是构成时序逻辑电路的基本单元。双稳态触发器的 输出状态具有两种稳定状态，具有记忆功能。
K
Q
第12章
时序逻辑电路
12.2 钟控双稳态触发器
（三）D 触发器 （1）电路结构 （2）逻辑功能
D触发器真值表
Q ＆
Q
＆
RD
SD
＆ ＆
D 0 1 Q D C Q
Qn+1 0 1
Q D C Q
＆
＆
上升沿触发
下降沿触发
CP D
第12章
时序逻辑电路 Q
12.2 钟控双稳态触发器 Q
（四）T 触发器 （1）电路结构 （2）逻辑功能
二进制计数器状态表
Q4 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 0 0 1 Q3 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 Q2 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 1 1 1 Q1 1 1 0 1 0 1 0 1 1 0 1 0 0 1 1 0 0 1 1 0 1 0 1 1
时序逻辑电路课件
E
控制单元
Clk
B[0]
Init Add Done Cnt Shr
Init: DX, BY, T0 , A0, C0
Cnt: TT-1
Add: {C, A}A+D
Shr: {C, A, B}{C, A, B}>>1ZLeabharlann , C0时序逻辑电路
10
乘法器控制单元
• 状态图
Start Reset
Reset
S0
• 寄存器组
• 8个8位寄存器，记为 R0~R7
• ALU为前例
• MEM为存储器
• DI/DO: 输入/输出数据 • MA: 地址 • MW: 写使能
R0 R1-R2
8
3
DA D
WE Register
3
3
AA File BA
A
B
8 8
K
8
01
MUX
MB
8
4
X
Y
ALU
SF H
DI MA MW
MEM
Reset
S0
Done
!Start
Start/Init
S1
Cnt
!B[0]
B[0]/Add
S2
E
Shr
!E
时序逻辑电路
17
乘法器仿真波形
时序逻辑电路
18
寄存器传送
• 寄存器之间传输数据 • 每个寄存器的数据输入
处配置多路数据选择器 (MUX) • 每个寄存器的输出数据 连接到所有MUX • 灵活实现多个数据同时 传送
S2
else next_state = S0;
E
Shr
时序逻辑电路基础知识讲解
同步时序电路的时钟 方程可省去不写。
写
输出方程： Y Q1nQ2n
输出仅与电路现态有关，为 穆尔型时序电路。
方 程 式
驱动方程：
J
2
J1
Q1n Q0n
K2 Q1n K1 Q0n
J
0
Q2n
K0 Q2n
2 求状态方程
JK触发器的特性方程：
Qn1 JQ n KQn
将各触发器的驱动方程代入，即得电路的状态方程：
由状态图可以看出，在时钟脉冲CP的作用下，电路的8个状 态按递减规律循环变化，即：
000→111→110→101→100→011→010→001→000→… 电路具有递减计数功能，是一个3位二进制异步减法计数器。
6.3 计数器
计数器——用以统计输入脉冲CP个数的电路。
计数器的分类： （1）按计数进制可分为二进制计数器和非二进 制计数器。 非二进制计数器中最典型的是十进制计数器。
FF0
例 CP 1D C1
2
FF1
FF2
Q0 1D
Q1 1D
Q2
C1
C1
Q0
Q1
Q2
异步时序电路，时钟方程： 1
写
CP2 Q1，CP1 Q0，CP0 CP
方 电路没有单独的输出，为穆尔型时序电路。
程 驱动方程：
式
D2 Q2n，D1 Q1n，D0 Q0n
2 求状态方程
D触发器的特性方程：
000 001
010
QQ1212nnnn1111
1001不,不不变变10变,,QQ11 1010不不变变10,,QQ00
0 1
1 0
1 0
Q00nn11 10 10,,CCPP
时序逻辑电路
异步时序电路：各触发器状态的变化不是同步发 生的，可能有一部分电路有公共的时钟信号，也可能 完全没有公共的时钟信号。
本章内容提要：
时序逻辑电路基本概念、时序逻辑电路的一般分 析方法；
异步计数器、同步计数器、寄存器与移位寄存器 的基本工作原理；
重点介绍几种中规模集成器件及其应用、介绍基
于功能块分析中规模时序逻辑电路的方法。
2021/8/13
3
数字电子技术
数字电子技术
定义：时序逻辑电路在任何时刻的输出不仅取决 于该时刻的输入，而且还取决于电路的原来状态。
电路构成： 存储电路（主要是触发器，必不可少） 组合逻辑电路（可选）。 时序逻辑电路的状态是由存储电路来记忆和表示 的。
时序逻辑电路的结构框电路：各触发器状态的变化都在同一时 钟信号作用下同时发生。
本章内容提要：
时序逻辑电路基本概念、时序逻辑电路的一般分 析方法；
异步计数器、同步计数器、寄存器与移位寄存器 的基本工作原理；
重点介绍几种中规模集成器件及其应用、介绍基
于功能块分析中规模时序逻辑电路的方法。
2021/8/13
3
数字电子技术
数字电子技术
定义：时序逻辑电路在任何时刻的输出不仅取决 于该时刻的输入，而且还取决于电路的原来状态。
电路构成： 存储电路（主要是触发器，必不可少） 组合逻辑电路（可选）。 时序逻辑电路的状态是由存储电路来记忆和表示 的。
时序逻辑电路的结构框电路：各触发器状态的变化都在同一时 钟信号作用下同时发生。
时序逻辑电路PPT学习教案
图12-6 同步RS触发器时序波形图
第8页/共44页
2 ． 同 步 D触发 器 同 步 D 触 发器又 称为D 锁存器 ，其逻 辑图和 逻辑符 号如图 12-7所 示。
图12-7 同步D触发器 a）逻辑图 b）逻辑符号
第9页/共44页
三、边沿触发器
1 ． 边 沿 D触发 器 （ 1 ） 逻 辑符号 边 沿 D 触发 器的逻 辑符号 如图12 -8所示 。符号 图中 、 端 的 小圆 圈表示 低电平 有效。 该触发 器为C P上升沿 触发（ 图中， CP端若 有小圆 圈表示 触发器 为CP下 降沿触 发）。
Qn
第15页/共44页
图 1 2 - 12 J K 触 发器 时序图
第16页/共44页
（3）边沿JK触发器的应用 74HC112内含两个下降沿JK触发器，图12-13a是利用 74HC112组成的二分频和四分频电路。 分频是指电路输出信号的频率是输入信号频率的1/N（其 中N为整数，即分频次数），也就是说输出信号的周期是输入 信号周期的N倍。
0状态或复位状态。
2 ） 当 = 1、 = 0时， Q=1， = 0 ， 触发器 被置成 1状态。 3） 当 =0、 =1时 ， =1， Q=0， 触 发 器被置 成0状态 。 4 ） 当 = 0、 = 0时， Q= = 1 ， 这是 一种未 定义的 状态， 既不是 1状态 ，也不 是0状态 ，这种 状态是 不稳定 的，我 们称之 为不定 状态。
第21页/共44页
（2） 异步二进制减法计数器 如图12-18所示电路为下降沿触发的异步3位二进制减法 计数器。电路的状态转换情况如图12-19所示，图12-20为时 序图。
图12-18 异步二进制减法计数器
第22页/共44页
第8页/共44页
2 ． 同 步 D触发 器 同 步 D 触 发器又 称为D 锁存器 ，其逻 辑图和 逻辑符 号如图 12-7所 示。
图12-7 同步D触发器 a）逻辑图 b）逻辑符号
第9页/共44页
三、边沿触发器
1 ． 边 沿 D触发 器 （ 1 ） 逻 辑符号 边 沿 D 触发 器的逻 辑符号 如图12 -8所示 。符号 图中 、 端 的 小圆 圈表示 低电平 有效。 该触发 器为C P上升沿 触发（ 图中， CP端若 有小圆 圈表示 触发器 为CP下 降沿触 发）。
Qn
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图 1 2 - 12 J K 触 发器 时序图
第16页/共44页
（3）边沿JK触发器的应用 74HC112内含两个下降沿JK触发器，图12-13a是利用 74HC112组成的二分频和四分频电路。 分频是指电路输出信号的频率是输入信号频率的1/N（其 中N为整数，即分频次数），也就是说输出信号的周期是输入 信号周期的N倍。
0状态或复位状态。
2 ） 当 = 1、 = 0时， Q=1， = 0 ， 触发器 被置成 1状态。 3） 当 =0、 =1时 ， =1， Q=0， 触 发 器被置 成0状态 。 4 ） 当 = 0、 = 0时， Q= = 1 ， 这是 一种未 定义的 状态， 既不是 1状态 ，也不 是0状态 ，这种 状态是 不稳定 的，我 们称之 为不定 状态。
第21页/共44页
（2） 异步二进制减法计数器 如图12-18所示电路为下降沿触发的异步3位二进制减法 计数器。电路的状态转换情况如图12-19所示，图12-20为时 序图。
图12-18 异步二进制减法计数器
第22页/共44页
电工电子技术-第12章 时序逻辑电路
主从触发器由两个门控触发器组成，接收输入信号的门控 触发器称为主触发器，提供输出信号的触发器称为从触发器。
11(27)
第12章
时序逻辑电路
2、主从JK触发器
由主从RS触发器加两条反馈线组成的主从JK触发器，将
S JQ n R KQn
代入主从RS触发器的 特性方程，即可得到 主从JK触发器的特性 方程：
11(9)
输入 R=1,S =1时
第12章
时序逻辑电路
若原状态： Q 1 Q 0
Q0 0
G1 &
1Q 1 & G2
1
10
1
R
S
输出保持原状态： Q 1 Q 0
11(10)
输入 R=1, S =1时
第12章
时序逻辑电路
若原状态：Q 0 Q 1
Q1 1
G1 &
0Q 0 & G2
1
01
1
R
S0
1 C
打开
R0
11(18)
(2) S = 0, R= 1 触发器置“0”
(3) S =1, R= 0 触发器置“1”
Q 0 & G1 1 SD 1 & G3
第12章
时序逻辑电路
Q 1
& G2
0 RD 1 & G4
S0
1 C
R1
11(19)
Q=0 1 Q (4) S =1, R= 1
若先翻
当时钟由 1变 0 后 触发器状态不定
& G3
第12章
时序逻辑电路
Q
& G2 RD
& G4
S
C
R
时钟脉冲
11(27)
第12章
时序逻辑电路
2、主从JK触发器
由主从RS触发器加两条反馈线组成的主从JK触发器，将
S JQ n R KQn
代入主从RS触发器的 特性方程，即可得到 主从JK触发器的特性 方程：
11(9)
输入 R=1,S =1时
第12章
时序逻辑电路
若原状态： Q 1 Q 0
Q0 0
G1 &
1Q 1 & G2
1
10
1
R
S
输出保持原状态： Q 1 Q 0
11(10)
输入 R=1, S =1时
第12章
时序逻辑电路
若原状态：Q 0 Q 1
Q1 1
G1 &
0Q 0 & G2
1
01
1
R
S0
1 C
打开
R0
11(18)
(2) S = 0, R= 1 触发器置“0”
(3) S =1, R= 0 触发器置“1”
Q 0 & G1 1 SD 1 & G3
第12章
时序逻辑电路
Q 1
& G2
0 RD 1 & G4
S0
1 C
R1
11(19)
Q=0 1 Q (4) S =1, R= 1
若先翻
当时钟由 1变 0 后 触发器状态不定
& G3
第12章
时序逻辑电路
Q
& G2 RD
& G4
S
C
R
时钟脉冲
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路 双稳态触发器与门电路区别：
双稳态触发器输出电平的高低不仅取决于
当时的输入，还与以前的输出状态有关，是有
记忆功能的逻辑部件。
高等教育出版社
3
第 12
章 一、输入为低电平有效的基本 RS 触发器
时 1. 电路
序
逻
辑
电
Q
路
触发器的状态：
规定: Q 端的状态为
Q
触发器的状态。
逻辑状态相反
& 1
S
& 2
导引门 3、4 打开，
序
接收 R、S 的信号。
逻
辑
&
&
电
1
2
路
SD
1 S′
R′ 1
RD
RS 00
Qn+1 Qn
&
&
3
4
01
0
0
S
CP
R
1
10 11
高等教育出版社
13
第
12
章
1
时
Q
序
逻
辑
&
电
1
路
SD
0 S′
&
3
(2) CP = 1 时
0
Q
导引门 3、4 打开，
接收 R、S 的信号。
& 2
R′ 1
RD
逻 CP ＝0 接受信号，并立即输出相应信号：低电平触发
辑
电
路
1S C1 1R
SD S CP R RD 高电平触发
1S C1 1R
SD S CP R RD 低电平触发
高等教育出版社
17
第
12
章
[例 12.2.1] 已知高电平触发 RS 触发器，R 和 S 端
的输入 波形如图所示，而且已知触发器原为 0 态，求
R
Q= 0 复位状态
Q=1
Q = 1 置位状态 Q= 0
高等教育出版社
第 12
章 2. 逻辑功能
时
序
逻 辑
保持原态
电
Q
Q
路
& 1
S1
& 2
1R
4
RS 11 01 10 00
Qn Qn+1 00 1 Q1n 0 1 0 1 0 1
高等教育出版社
第
12
章 R ：直接置 0 端
时
直接复位端
序 逻
置0
辑 电 路
从触发器
1S C1 1R
SD
RD
0
0
Q主 触发器 Q
1S C1 1R
0
0
J CP K
1
高等教育出版社
第 12
章 2. 逻辑功能
时 序
J K Qn+1
逻 辑
0 0 Qn
电
01 0
路
10
11
S = J Qn R = K Qn
20
0Q Q 1
从触发器
1S C1 1R
SD
RD
0
1
Q主 触发器 Q
1S C1 1R
0
1
J CP K
1
高等教育出版社
第 12
章 2. 逻辑功能
时 序
J K Qn+1
逻 辑
0 0 Qn
电
01 0
路
10 1
11
S = J Qn R = K Qn
21
1Q Q 0
从触发器
1S C1 1R
SD
RD
1
0
Q主 触发器 Q
1S C1 1R
1
0
J CP K
1
高等教育出版社
第 12
章 2. 逻辑功能
&
4
RS 00 01
Qn+1 Qn
1
1
0
S
CP
R
1
10 11
高等教育出版社
14
第
12
章
0
时
Q
序
逻
辑
&
电
1
路
SD
1 S′
&
3
(2) CP = 1 时
1
Q
导引门 3、4 打开，
接收 R、S 的信号。
& 2
R′ 0
RD
&
4
RS 00 01
Qn+1 Qn
1
0
1
S
CP
R
1
10 0 11
高等教育出版社
15
第 12 章
1
时
Q
序
逻
辑
&
电
1
路
SD
0 S′
&
3
1
Q
& 2
R′ 0
& 4
(2) CP = 1 时
导引门 3、4 打开， 接收 R、S 的信号。
RD
R S Qn+1
0 0 Qn
01 1
1
1
S
CP
R
1
10 0 1 1 不定
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16
第 12
章 3. 触发方式
电平触发方式
时 序
CP ＝1 接受信号，并立即输出相应信号：高电平触发
时 时钟脉冲：指挥各触发器动作的信号。
序 逻 辑
钟控触发器：又称同步触发器。
按逻辑功能分类：
Q
Q
电 RS 触发器、JK 触发器、
路
D 触发器、T 触发器。
&
1
一、RS 触发器
SD
1. 电路结构
S′
& 2
RD R′
四门钟控型电路结构 门 1、2 组成基本 RS
&
&
3
4
触发器，门 3、4 组成 导引电路。
时 序
输出端 Q 的波形。
逻
[解]
辑
1
2
3
4
电 路
CP
R
S
多次翻转
Q
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第 12
章 二、JK 触发器
时 1. 电路结构
序 主从型电路结构
逻 辑
S = J Qn
电
R = K Qn
路 从触发器的输出状态
SD
由主触发器的状态决定
CP：0 → 1
主触发器打开 — 接受信号
从触发器关闭 — 输出状态 不变
时 序
J K Qn+1
逻 辑
0 0 Qn
CP：1 → 0
主触发器关闭 — 不接受信号 从触发器打开 — 输出相应状态
18
从触发器 1S C1 1R
RD
主触发器 1S C1 1R
J CP K
高等教育出版社
第 12
章 2. 逻辑功能
时 序
J K Qn+1
逻 辑
0 0 Qn
电
01
路
10
11
S = J Qn R = K Qn
19
保持不变
电子技术
第12章 时序逻辑电路
12.1 基本双稳态触发器 12.2 钟控双稳态触发器 12.3 寄存器 12.4 计数器 12.5 集成定时器 12.6 应用实例
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2
第
12
章
12.1 基本双稳态触发器
时
序 双稳态触发器：
逻 辑
由门电路加上适当的反馈而构成的一种新
电 的逻辑部件。
0
Q
1
Q
& 1
S1
& 2
0R
5
RS 11 01 10 00
Qn Qn+1 0 1 Qn
0 1
000
0
1
0
1
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第
12
章 S ：直接置 1 端
时
直接
0
Q
& 1
S0
& 2
1R
6
RS 11 01 10 00
Qn Qn+1 0 1 Qn
0 1
0
0 1
1 11
0
1
高等教育出版社
第 12 章
时
序
不定
逻
辑
1
1
电
Q
Q
路
& 1
S0
& 2
0R
负脉冲有效
7
RS 11 01 10 00
Qn Qn+1 0 1 Qn
0 1
0
01 1
0 1
不11定
高等教育出版社
第 12
章 3. 真值表
时
序
逻
R S Qn+1
辑 电
0 0 不定
路
01
0
10 1 1 1 Qn
8
4. 逻辑符号
SR
R 和 S 端部各加一个 小圆圈，表示输入 信号为低电平有效。
高等教育出版社
9
第
12 章
二、输入为高电平有效的基本 RS 触发器
1. 电路
时 序
Q
逻
Q
2. 真值表
R S Qn+1
辑
电
≥1
≥1
0 0 Qn
路
1
2
01 1
R
S