第四讲 逻辑设计技术(1)

2、两管并联：
Vd
Vg
Vg T2 β 2 Vg Vd Ids β eff
T1 β 1
Vs
Vs
I DS I DS 1 I DS 2 ( )[ V G V T V S
eff [ V G eff I
DS 1

1
2

V
2
T
V
S
V
2
结果
分析
电流
(VGS Vt ) 2 I DS 1 n1 2 I DS 2 (VGS Vt ) 2 n2 2
输出电压
(VGS Vt ) 2 V0 R n1 2
V0 R n 2
(VGS Vt ) 2 2
(VGS Vt ) 2 V0 R( n1 n 2 ) 2
模拟结果
分析
在一个组合逻辑电路中，为了使各种组合门电路之间能 够很好地匹配，各个逻辑门的驱动能力都要与标准反相 器相当。即在最坏工作条件下，各个逻辑门的驱动能力 要与标准反相器的特性相同。
设：标准反相器的导电因子为β n=β p， 逻辑门：β n1=β n2=β ’n β p1=β p2=β ’p
逻辑设计的步骤
需求－>设计－>验证
二 MOS管的串、并联特性
晶体管的驱动能力是用其导电因子β 来表示 的，β 值越大，其驱动能力越强。多个管子的串、 并情况下，其等效导电因子应如何推导？ 1、两管串联：
Vg Vd T1 β 1 Vg Vm T2 β 2 Vs Ids β eff Vd
Vs
设：Vt相同，工作在线性区。
β effp=β ’p/2=β p ；β effn=β ’n=β n
b
Vdd Tp1
即： 所以
β ’p=2β ’n
a
Tp2 X
W’p/W’n=2μ n/μ p ≈22.5=5 即要求p管的宽度要比n管宽度大5倍。
Tn2 Tn1
Vss
八、传输门
（1）单管传输门
Vi Vo=Vg-Vt T Cl Vo 1 Vg Vo/（Vg-Vt）
V G V T V M

I DS 1
1


2


1
2 2
将上式代入（1）得：
2 2


V G V T V S

2


1
1 2


V G V T V D

2

1
[ V G V T V S


2
V G V T V D

2 ] (3)
作业
讨论：在相同的特征尺寸时，串联起来不同沟 道宽度的nmos（VG大于零）和pmos（VG小于 零） 通过的单位宽度电流密度变化。并试论对 在VG改变时对开关速度的影响。 讨论：在传输门中，为什么要求导通时有Vi> Vgn-Vtn才能实现无损传输？
结果
分析
电流：
I DS (VGS Vt ) 2 n 2
输出电压：
(VGS Vt ) 2 VO R * n 2
五 或门
X=a+b
Vd
a
b T2 β 2
T1 β 1 X R Vs
Spice程序
or .OPTIONS LIST NODE POST .TRAN 200P 110N .PRINT TRAN V(a) v(b) V(OUT) M1 VCC INb OUT OUT NCH L=0.5U W=100U M2 VCC INa OUT OUT NCH L=0.5U W=100U R OUT 0 1k VCC VCC 0 5 VINa INa 0 0 PULSE .2 4.8 0N 1N 1N 10N 22N VINb INb 0 0 PULSE .2 4.8 0N 1N 1N 21N 44N .MODEL NCH NMOS LEVEL=1 .END
V
2
G
G
V V T D
T
V
V
D


2 ]
2 ]
同理可证，N个Vt相等的管子并联使用时：

N eff i i 1
三、反向器
逻辑表达式：
YA
真值 A：0 Y：1
1 0
Spice 语言描述
cmos .OPTIONS LIST NODE POST .TRAN 200P 40N .PRINT TRAN V(IN) V(OUT) M1 OUT IN VCC VCC PCH L=0.5U W=100U M2 OUT IN 0 0 NCH L=0.5U W=100U VCC VCC 0 5 VIN IN 0 0 PULSE .2 4.8 0N 1N 1N 5N 12N CLOAD OUT 0 .75P .MODEL PCH PMOS LEVEL=1 .MODEL NCH NMOS LEVEL=1 .END
Vdd

L
)
X b
a
Vss
即要求p管的沟道宽度比n管大1.25倍以上。
七 或非门
Vdd
逻辑表达式：
Y AB
b a Tp1
真值 A：0 0 1 1 B：0 1 0 1 Y：1 0 0 0
Tp2 Y
Tn2 Tn1
Vss
Spice 程序
nor .OPTIONS LIST NODE POST .TRAN 200P 110N .PRINT TRAN V(a) v(b) V(OUT) M1 p12 INb VCC VCC PCH L=0.5U W=10U M2 OUT INa p12 p12 PCH L=0.5U W=10U M3 OUT INb 0 0 NCH L=0.5U W=10U M4 OUT INa 0 0 NCH L=0.5U W=10U VCC VCC 0 5 VINa INa 0 0 PULSE .2 4.8 0N 1N 1N 10N 22N VINb INb 0 0 PULSE .2 4.8 0N 1N 1N 21N 44N .MODEL PCH PMOS LEVEL=1 .MODEL NCH NMOS LEVEL=1 .END
模拟结果
驱动能力
标准反 相器的 导电因 子为 β n=β p， 要求有
p Wn Wp n
四 与门
表达式
Vd
X a b
a
T1 β 1
b
T2 X R Vs
β 2
Spice 程序
and .OPTIONS LIST NODE POST .TRAN 200P 110N .PRINT TRAN M1 VCC INa 1 1 NCH L=0.5U W=100U M2 1 INb out out NCH L=0.5U W=100U R out 0 1k VCC VCC 0 5 VINa INa 0 0 PULSE .2 4.8 0N 1N 1N 10N 22N VINb INb 0 0 PULSE .2 4.8 0N 1N 1N 21N 44N .MODEL NCH NMOS LEVEL=1 .END
六 与非门
表达式
X ab
X b a Vdd
Vss
Spice 程序
nand .OPTIONS LIST NODE POST .TRAN 200P 110N .PRINT TRAN V(INa) v(INb) V(OUT) M1 OUT INb VCC VCC PCH L=0.5U W=10U M2 OUT INa VCC VCC PCH L=0.5U W=10U M3 OUT INb p12 p12 NCH L=0.5U W=10U M4 p12 INa 0 0 NCH L=0.5U W=10U VCC VCC 0 5 VINa INa 0 0 PULSE .2 4.8 0N 1N 1N 10N 22N VINb INb 0 0 PULSE .2 4.8 0N 1N 1N 21N 44N .MODEL PCH PMOS LEVEL=1 .MODEL NCH NMOS LEVEL=1 .END
1
Vi/（Vg-Vt）
一个MOS管可以作为一个开关使用，电路中Cl是其负载电 容。 当Vg=0时，T截止，相当于开关断开。 当Vg=1时，T导通，相当于开关合上。
Vi〈Vg-Vt时：输入端处于开启状态，设初始时Vo=0， 则Vi刚加上时，输出端也处于开启状态，MOS管导通， 沟道电流对负载电容C充电，至Vo=Vi。 Vi≥Vg-Vt时：输入沟道被夹断，设初使Vo〈Vg-Vt， 则Vi刚加上时，输出端导通，沟道电流对C充电，随 着Vo的上升，沟道电流逐渐减小，当Vo=Vg-Vt时，输 出端也夹断，MOS管截止，Vo保持Vg-Vt不变。 综上所述： Vi<Vg-Vt时，MOS管无损地传输信号 Vi≥Vg-Vt时，Vo=Vg-Vt信号传输有损失，为不使Vo 有损失需增大Vg
I
DS 1
2 2 V G V T V S V G V T V M (2) I DS 2 2 I I DS 1 DS 2
2 V G V T V M V G V T V 1


D



2 (1)
由等效管得：
I DS eff [ V G V T V S


2
V G比较（3）（4）得：
eff
1 2
1 2
同理可推出N个管子串联使用时，其等效增益 因子为： 1 eff
N 1 i 1 i
β effp=β ’p=β p ；β effn=β ’n/2=β n W
C ox ( p n ' /2 ' n p W ' W ' C ( ) C ( ) /2 p ox L p n ox L n W ' p n 0 . 5 2 .5 1 . 2 5 2 W ' p n