谈谈个人对XS128上锁相环、频率的一些见解
PLL锁相环程序
飞思卡尔XS128系列（一）PLL锁相环通俗点说，设置PLL锁相环就相当于超频，单片机超频的原因和PC机是一个道理。
分频的主要原因是外设需要的工作频率往往远低于CPU/MEMORY，这也和PC机南北桥的原理类似。
相对来说，PLL锁相环的设置还是比较简单的，因为东西很死，完全可以照搬。
只是大家也不要太贪，设置太高相对来说不够稳定，进行过PC机超频的应该很有体会，一般我们现在用的XS128我觉得设置在80MHz是比较合适的，相比前几届比赛用的DG128，这个频率已经蛮高的了。
还有就是SYNR,REFDV只有在CLKSEL_PLLSEL=0的情况下才能写入，不过这是系统默认状态。
多半大家可能还会有以下几点疑问：1.PLL锁相环怎么设置？答：通过写REFDV（CRG参考分频寄存器）和SYNR（CRG合成器寄存器）进行设置2.代码里while(!CRGFLG_LOCK);这句是干什么的？答：时钟校正同步3.为什么代码中会有多多少少的几句空语句？答：锁相环从设定到最后稳定还是需要一点点时间的，所以需要加几条空指令/*************************************************************************** ***********------------------------------------Code Warrior 5.0Target : MC9S12XS128Crystal: 16.000Mhz============================================本程序主要包括以下功能：设定系统工作在xxMHZ bus clock时钟下;by:庞辉**************************************************************************** *************/#include <hidef.h> /*common defines and macros*/#include <MC9S12XS128.h> /*derivative information*/#pragma LINK_INFO DERIVATIVE "mc9s12xs128"void SetBusCLK_16M(void){CLKSEL=0X00; //disengage PLL to systemPLLCTL_PLLON=1; //turn on PLLSYNR=0x00 | 0x01; //VCOFRQ[7:6];SYNDIV[5:0]//fVCO= 2*fOSC*(SYNDIV + 1)/(REFDIV + 1)//fPLL= fVCO/(2 × POSTDIV)//fBUS= fPLL/2//VCOCLK Frequency Ranges VCOFRQ[7:6]//32MHz <= fVCO <= 48MHz 00//48MHz < fVCO <= 80MHz 01//Reserved 10//80MHz < fVCO <= 120MHz 11REFDV=0x80 | 0x01; //REFFRQ[7:6];REFDIV[5:0]//fREF=fOSC/(REFDIV + 1)//REFCLK Frequency Ranges REFFRQ[7:6]//1MHz <= fREF <= 2MHz 00//2MHz < fREF <= 6MHz 01//6MHz < fREF <= 12MHz 10//fREF > 12MHz 11//pllclock=2*osc*(1+SYNR)/(1+REFDV)=32MHz;POSTDIV=0x00; //4:0, fPLL= fVCO/(2xPOSTDIV)//If POSTDIV = $00 then fPLL is identical to fVCO (divide by one)._asm(nop); //BUS CLOCK=16M_asm(nop);while(!(CRGFLG_LOCK==1)); //when pll is steady ,then use it;CLKSEL_PLLSEL =1; //engage PLL to system;}void SetBusCLK_32M(void){CLKSEL=0X00; //disengage PLL to systemPLLCTL_PLLON=1; //turn on PLLSYNR =0x40 | 0x03; //pllclock=2*osc*(1+SYNR)/(1+REFDV)=64MHz; REFDV=0x80 | 0x01;POSTDIV=0x00;_asm(nop); //BUS CLOCK=32M_asm(nop);while(!(CRGFLG_LOCK==1)); //when pll is steady ,then use it;CLKSEL_PLLSEL =1; //engage PLL to system;}void SetBusCLK_40M(void){CLKSEL=0X00; //disengage PLL to systemPLLCTL_PLLON=1; //turn on PLLSYNR =0xc0 | 0x04;REFDV=0x80 | 0x01;POSTDIV=0x00; //pllclock=2*osc*(1+SYNR)/(1+REFDV)=80MHz;_asm(nop); //BUS CLOCK=40M_asm(nop);while(!(CRGFLG_LOCK==1)); //when pll is steady ,then use it;CLKSEL_PLLSEL =1; //engage PLL to system;}void SetBusCLK_48M(void){CLKSEL=0X00; //disengage PLL to systemPLLCTL_PLLON=1; //turn on PLLSYNR =0xc0 | 0x05;REFDV=0x80 | 0x01;POSTDIV=0x00; //pllclock=2*osc*(1+SYNR)/(1+REFDV)=96MHz;_asm(nop); //BUS CLOCK=48M_asm(nop);while(!(CRGFLG_LOCK==1)); //when pll is steady ,then use it;CLKSEL_PLLSEL =1; //engage PLL to system;}void SetBusCLK_64M(void){CLKSEL=0X00; //disengage PLL to systemPLLCTL_PLLON=1; //turn on PLLSYNR =0xc0 | 0x07;REFDV=0x80 | 0x01;POSTDIV=0x00; //pllclock=2*osc*(1+SYNR)/(1+REFDV)=128MHz; _asm(nop); //BUS CLOCK=64M_asm(nop);while(!(CRGFLG_LOCK==1)); //when pll is steady ,then use it; CLKSEL_PLLSEL =1; //engage PLL to system;}void SetBusCLK_80M(void){CLKSEL=0X00; //disengage PLL to systemPLLCTL_PLLON=1; //turn on PLLSYNR =0xc0 | 0x09;REFDV=0x80 | 0x01;POSTDIV=0x00; //pllclock=2*osc*(1+SYNR)/(1+REFDV)=160MHz; _asm(nop); //BUS CLOCK=80M_asm(nop);while(!(CRGFLG_LOCK==1)); //when pll is steady ,then use it; CLKSEL_PLLSEL =1; //engage PLL to system;}void SetBusCLK_88M(void){CLKSEL=0X00; //disengage PLL to systemPLLCTL_PLLON=1; //turn on PLLSYNR =0xc0 | 0x0a;REFDV=0x80 | 0x01;POSTDIV=0x00; //pllclock=2*osc*(1+SYNR)/(1+REFDV)=176MHz; _asm(nop); //BUS CLOCK=88M_asm(nop);while(!(CRGFLG_LOCK==1)); //when pll is steady ,then use it; CLKSEL_PLLSEL =1; //engage PLL to system;}void SetBusCLK_96M(void){CLKSEL=0X00; //disengage PLL to systemPLLCTL_PLLON=1; //turn on PLLSYNR =0xc0 | 0x0b;REFDV=0x80 | 0x01;POSTDIV=0x00; //pllclock=2*osc*(1+SYNR)/(1+REFDV)=192MHz; _asm(nop); //BUS CLOCK=96M_asm(nop);while(!(CRGFLG_LOCK==1)); //when pll is steady ,then use it; CLKSEL_PLLSEL =1; //engage PLL to system;}void SetBusCLK_104M(void){CLKSEL=0X00; //disengage PLL to systemPLLCTL_PLLON=1; //turn on PLLSYNR =0xc0 | 0x0c;REFDV=0x80 | 0x01;POSTDIV=0x00; //pllclock=2*osc*(1+SYNR)/(1+REFDV)=208MHz; _asm(nop); //BUS CLOCK=104M_asm(nop);while(!(CRGFLG_LOCK==1)); //when pll is steady ,then use it; CLKSEL_PLLSEL =1; //engage PLL to system;}void SetBusCLK_120M(void){CLKSEL=0X00; //disengage PLL to systemPLLCTL_PLLON=1; //turn on PLLSYNR =0xc0 | 0x0d;REFDV=0x80 | 0x01;POSTDIV=0x00; //pllclock=2*osc*(1+SYNR)/(1+REFDV)=240MHz; _asm(nop); //BUS CLOCK=120M_asm(nop);while(!(CRGFLG_LOCK==1)); //when pll is steady ,then use it; CLKSEL_PLLSEL =1; //engage PLL to system;}void main(void){EnableInterrupts;for(;;){_asm(nop);}}。
锁相环是一种很有效的信号处理技术,它能严格跟踪相干信号频率
锁相环是一种很有效的信号处理技术，它能严格跟踪相干信号频率。
利用锁相环构成的频率合成器，它能用一个高稳定的频率基准信号（石英晶振），来产生一系列同样稳定的频率信号。
这种技术主要用于通信电子学，如今也广泛应用于测量中。
例如，具有N 倍（32或64）分频器的频率合成器，可以精确地按时间分割一个重复波形，以适合于计算机进行编码，对于数字信号处理来说，这远比不成比例的采样要好得多。
本文将介绍一种用锁相环构成的新型频率合成器，该频率合成器可获得50～400kHz 频段内，间隔为4kHz 的任何一种频率信号。
1 数字锁相环MC14046的结构与特点1．1 MC14046的特点MC14046是莫托洛拉公司生产的锁相环电路，它内部包含相位比较器、压控振荡器（VCO ）及其它辅助电路，可用于频率合成器、鉴频器、FM 或FSK 调制与解调器等，是一种通用性较强的集成电路。
电路的基本特性为：（1）内含两个相位比较器，有三种输出形式。
（2）提供内部的压控振荡器，其振荡频率取决于输入电压VCOr 和外接电阻R1、R2，外接电容Cr 。
（3）最高振荡频率（VDD ＝10V ，R1＝5K ，R2＝∞）为1．4MHz 。
（4）VCO 线性度为1％，温度稳定性为0．04％。
（5）电源（VDD ）：3～18V 。
（6）工艺：CMOS1．2 MC14046引出端功能说明MC14046的引脚图和功能框图如图1所示。
引出端功能说明：VCOr —压控振荡器的输入信号。
在锁相环电路中，通常VCOI 来自相位差低通滤波输出，以平均电压控制VCO 的振荡频率。
其输出直接（或经分频）作为参考信号加到相位比较器。
VCOo —压控振荡器输出。
SFo —源极跟随器输出。
INH —控制信号输入，若INH ＝L ，允许VCO 工作和源极跟随器输出。
若INH ＝H ，则相反，电路处于降功耗状态。
R 1、R 2—外接电阻至地，分别控制VCO 的最高和最低振荡频率。
简述锁相环电路的关键指标
简述锁相环电路的关键指标锁相环（PLL）是一种电路系统，它以某个外部参考信号为基准，通过比较输出信号和输入信号的相位差，实现信号的同步和跟踪。
锁相环电路广泛应用于通信、计算机、控制系统等领域，其关键指标对于性能和稳定性具有重要意义。
锁相环电路的关键指标有以下几个方面：1. 频率稳定性：频率稳定性是指锁相环输出信号的频率与参考信号的频率之间的稳定性。
一般情况下，频率稳定性可以用频率偏差和频率漂移来描述。
频率偏差是指锁相环输出信号的实际频率与参考信号频率之间的偏离程度，频率漂移是指锁相环输出信号的频率随时间的变化趋势。
在实际应用中，频率稳定性通常是评价锁相环电路性能的重要指标，特别是在无线通信系统中，频率稳定性的好坏直接影响到系统的性能和覆盖范围。
2. 锁定时间：锁定时间是指锁相环从失锁状态到稳定锁定状态所需的时间。
在实际应用中，锁定时间也是锁相环性能的重要指标之一。
一般情况下，锁相环的锁定时间越短越好，因为锁定时间短意味着锁相环能够更快地跟踪和同步输入信号。
在快速变化的环境中，锁定时间短可以使锁相环更好地适应信号的变化，保持稳定的工作状态。
3. 相位噪声：相位噪声是指锁相环输出信号的相位随机扰动的程度。
通常情况下，相位噪声可以通过相位噪声密度来描述。
相位噪声对于一些高精度的应用来说是非常重要的，比如雷达、卫星导航等系统，因为相位噪声的存在会影响到系统的精度和测量精度。
4. 抑制比：抑制比是指锁相环输出信号与输入信号的比较结果的信噪比。
在实际应用中，抑制比是评价锁相环抑制噪声和干扰的重要指标之一。
抑制比越大，意味着锁相环对输入信号的跟踪能力和抗干扰能力越强。
除了以上几个关键指标之外，锁相环的带宽、稳定性、幅度恢复时间、输出电平等指标也是需要考虑的重要因素。
带宽是指锁相环对输入信号的跟踪范围，通常用于描述锁相环的跟踪速度和跟踪能力。
在很多应用中，锁相环的带宽需要根据具体的要求来调整，以满足不同的跟踪和同步要求。
锁相环的原理
锁相环的原理
锁相环是一种广泛应用于电子技术中的控制系统，它的原理是通过对输入信号进行频率和相位的调整，使得输出信号与参考信号保持同步。
锁相环的应用范围非常广泛，包括通信、雷达、测量、控制等领域。
锁相环的基本原理是将输入信号与参考信号进行比较，然后通过反馈控制来调整输出信号的频率和相位，使得输出信号与参考信号保持同步。
锁相环通常由相位检测器、低通滤波器、控制电路和振荡器等组成。
相位检测器是锁相环的核心部件，它的作用是将输入信号与参考信号进行比较，然后输出一个误差信号。
误差信号经过低通滤波器后，就可以得到一个控制信号，用来调整振荡器的频率和相位。
当输出信号与参考信号同步时，误差信号为零，此时锁相环达到稳定状态。
锁相环的应用非常广泛，其中最常见的应用是在通信系统中。
在数字通信系统中，锁相环可以用来对接收信号进行时钟恢复，从而保证数据的正确接收。
在模拟通信系统中，锁相环可以用来对信号进行解调和调制，从而实现信号的传输和接收。
除了通信系统，锁相环还广泛应用于雷达、测量和控制等领域。
在雷达系统中，锁相环可以用来对回波信号进行相位测量，从而实现目标的距离和速度测量。
在测量系统中，锁相环可以用来对信号进
行频率测量和相位测量，从而实现高精度的测量。
在控制系统中，锁相环可以用来对控制信号进行同步，从而实现高精度的控制。
锁相环是一种非常重要的控制系统，它的应用范围非常广泛。
通过对输入信号进行频率和相位的调整，锁相环可以实现信号的同步和控制，从而实现高精度的测量和控制。
随着科技的不断发展，锁相环的应用将会越来越广泛，为人类的生产和生活带来更多的便利和效益。
锁相环的作用是什么_锁相环的主要作用_什么是锁相环
锁相环的作用是什么_锁相环的主要作用_什么是锁相环锁相环（Phase-Locked Loop，简称PLL）是一种电子电路，主要用于跟踪、稳定和控制输入信号的频率、相位和振幅。
它通常由一个相位比较器、一个低通滤波器和一个产生可控频率和相位的振荡器组成。
锁相环的主要作用是实现时钟信号的频率合成、频率/相位/振幅调整和信号同步。
在数字系统中，时钟信号是非常重要的，它用于同步各个组件的操作，确保数据的准确传输和处理。
锁相环可以将输入信号的频率倍频或分频，产生一个稳定的时钟信号。
具体来说，锁相环的主要作用包括：1.频率合成：锁相环可以通过将输入信号的频率倍频或分频来产生一个与之相关且稳定的输出频率。
这在通信、音频、视频等领域中非常重要，可以实现对信号的精确控制和处理。
2.频率调整：锁相环可以根据需要动态调整输出频率，实现对信号频率的精确控制。
这在调频广播、无线通信等领域中广泛应用，可以确保信号的稳定性和可靠性。
3.相位调整：锁相环可以实现相位的精确调整，使得不同信号之间的相位关系保持一致。
这在音频、视频信号的处理以及通信系统中非常重要，可以避免信号之间的相位失配和传输错误。
4.振幅调整：锁相环还可以实现对信号振幅的调整，使得输出信号的幅度能够与需要的要求匹配。
这在放大器、滤波器等电子设备中常常使用，可以保证信号的正确放大和处理。
5.信号同步：锁相环可以将输入信号的相位与输出信号的相位进行同步，使得信号的时序保持一致。
这在通信和数字系统中非常重要，可以确保各个组件的操作步调一致，避免信号的漂移和失真。
总之，锁相环通过控制振荡器的频率和相位，以及通过比较器和滤波器的反馈机制，实现对输入信号的精确跟踪和稳定控制。
它在各种电子设备和系统中起到非常重要的作用，保证了信号的稳定性、准确性和可靠性。
MC9S12XS128 锁相环PLL简介
纯菜鸟教程
锁相环PLL简介
厦门大学物理与机电工程学院智能车队
锁相环作用
• 提高总线频率，加快单片机运行速度，俗 称超频
SYNR寄存器
SYNR高两位的值（二进制表示） 00 01 10 11 VCO时钟频率的选择范围(MHZ) 32~48 48~80 保留 80~120
SYNR低6位的值为SYNR的值，用于计算VCO频率（压控振荡器）
总线频率设置
设置总线频率40MHZ （晶振的频率为16MHZ） void setbusCLK_40M(void) { CLKSEL_PLLSEL=0X00; //不使能锁相环时钟 PLLCTL_PLLON=1; //锁相环电路允许
16为晶振频率
SYNR=0XC0|0X04; REFDV=0X80|0X01; POSTDIV=0X00;
REFDV寄存器
REFDV高两位的值（二进制表示） 00 01 10 11 参考时钟频率REFCLK范围（MHZ) 1~2 2~6 6~12 >12
REFDV低6位的值为REFDV的值，用于计算VCO频率（压控振荡器）
fVCO=（1+SYNR）/（1+REFDV）*晶振频率*2
总线时钟fbus
• fPLL=fvco/(2*POSTDIV) • fPLL为锁相环频率 fvco为压控振荡器频率 • 当POSTDIV=0X00时， fPLL=fvco • fbus = fPLL/2 即总线时钟=锁相环时钟/2
asm(nop); asm(nop); while(!(CRGFLG_LOCK==1)); //时钟频率已稳定，锁相环频率锁定 CLKSEL_PLLSEL = 1; //使能锁相环时钟 }
//fVCO=（1+SYNR）/（1+REFDV）*16*2=80MHZ //SYNR REFDV的值均为对应寄存器低6位的值 //锁相环频率=压控振荡器频率 （ fVCO ） //总线频率=锁相环频率/2=40MHZ //短暂延时，等待时钟频率稳定
锁相环分频倍频的应用原理
锁相环分频倍频的应用原理一、引言锁相环（Phase-Locked Loop，PLL）是一种常用的电子电路，它在现代通信、测量和控制系统中扮演着重要的角色。
锁相环可以实现信号的频率合成、频率转换和时钟恢复等功能。
其中的分频倍频功能在电子系统设计中得到广泛应用。
本文将介绍锁相环分频倍频的应用原理。
二、锁相环简介锁相环是由相位比较器、低通滤波器和波形整形器等组件组成的反馈系统，其输出信号与参考信号处于稳定的相位关系。
通过调节控制电压，锁相环能够跟踪输入信号的相位差，并使输出信号达到稳定的相位同步。
锁相环在通信系统中常用于时钟同步、频率合成和信号调理等应用。
三、锁相环的分频倍频功能锁相环中的分频倍频功能可以将输入信号的频率转换为所需的频率。
分频倍频是通过将输入信号在锁相环内部的振荡器中进行调整实现的。
以下是锁相环分频倍频的应用原理的具体步骤：1.输入信号分频：通过将输入信号分频，将其频率降低至锁相环振荡器可接受的范围。
一般情况下，使用分频器将输入信号频率降低到锁相环的工作范围内。
2.锁相环稳定：一旦输入信号的频率降低至锁相环可以处理的范围，锁相环开始跟踪输入信号。
通过比较输入信号和锁相环输出信号，相位比较器产生一个方向性的误差信号。
3.低通滤波：误差信号经过低通滤波器，滤除高频成分，获得稳定的控制电压。
该控制电压用于调节振荡器的频率，使其与输入信号的相位保持一致。
4.波形整形：控制电压经过波形整形器，将其转换为输出信号。
波形整形器通常将控制电压转换为方波，用于驱动输出信号的数码电路。
5.输出信号倍频：通过在输出信号路径中添加倍频电路，将波形整形之后的信号进行倍频。
倍频电路可以是原理上简单的倍频器，也可以是数字信号处理器实现的复杂倍频算法。
四、应用实例锁相环的分频倍频功能在很多电子系统中得到广泛应用。
以下列举几个应用实例：•频率合成器：通过将输入信号分频和倍频，锁相环可以根据需求合成所需的输出频率。
在无线通信系统中，频率合成器常用于产生无线信号的载波频率。
锁相环倍频
锁相环倍频锁相环倍频是一种常用的电路技术，用于产生高频时钟信号或频率合成。
它是利用锁相环(Phase-Locked Loop，简称PLL)的特性来实现的。
锁相环倍频的原理是通过反馈的方式，将输入信号与本地时钟信号进行比较，并将误差信号通过滤波、放大等环节处理后，再输入到VCO(Voltage-Controlled Oscillator)中，通过调节VCO的频率，使其与输入信号的频率同步。
这种方式可以实现输入信号与本地时钟信号的频率倍增，从而达到倍频的目的。
锁相环倍频的基本结构包括相平衡器(Phase Detector)、环形滤波器(Loop Filter)、控制电压产生器(Control Voltage Generator)和VCO等组成。
其工作过程如下：1. 相平衡器将输入信号与本地时钟信号进行比较，产生误差信号。
2. 误差信号经过环形滤波器，滤除高频噪声，得到平稳的控制电压。
3. 控制电压通过控制电压产生器转换成电流信号，进一步输入到VCO 中。
4. VCO根据控制电流信号的大小，调节自身的频率，使其与输入信号的频率同步。
5. 经过一段时间后，锁相环达到稳定状态，输出的时钟信号的频率是输入信号频率的倍数。
锁相环倍频技术有许多应用，其中包括：1. 高速通信系统：在光纤通信和无线通信中，为了实现高速数据传输，需要产生高精度的时钟信号。
锁相环倍频可以通过将低频的参考时钟倍频到高频，从而满足高速通信系统对时钟信号精度和稳定性的要求。
2. 数字信号处理(DSP)：在数字信号处理中，需要对输入信号进行采样和处理。
锁相环倍频可以用来产生高速的采样时钟信号，从而实现高速、高精度的信号处理。
3. 电源管理：在电子设备中，为了提高能源利用效率和延长电池寿命，通常会使用功率管理芯片来控制电源的供电。
锁相环倍频可以用于产生稳定的时钟信号，从而精确控制供电频率，实现电源管理的功能。
4. 音频频率合成：在音频设备中，为了产生不同频率的音频信号，通常使用频率合成器。
锁相环的原理范文
锁相环的原理范文锁相环（Phase-Locked Loop，PLL）是一种广泛应用于电子通信、数字信号处理、时钟系统等领域的控制系统。
它的主要功能是将输入信号的相位和频率与参考信号进行比较，并通过反馈回路来控制输出信号的相位和频率，使得输出信号与参考信号保持同步。
锁相环通常由三个主要部分组成：相位比较器、环路滤波器和振荡器。
相位比较器是锁相环的核心部件之一，它用于将参考信号和输出信号的相位进行比较，并产生一个误差信号。
常见的相位比较器有两种类型：正弦相位比较器和数字相位比较器。
1.正弦相位比较器：在其中一个时间点上，正弦相位比较器通过对输入信号和参考信号进行正弦函数运算，得到一个差值信号。
这个差值信号产生的幅度与输入信号和参考信号之间的相位误差有关。
2.数字相位比较器：数字相位比较器将输入信号和参考信号分别转换为数字形式，并进行逐位比较。
根据比较结果，数字相位比较器产生一个误差信号，表示输入信号和参考信号之间的相位差。
相位比较器产生的误差信号被送入环路滤波器。
环路滤波器的作用是对误差信号进行滤波和放大，以产生控制信号。
常见的环路滤波器有积分环路滤波器和低通滤波器。
1.积分环路滤波器：积分环路滤波器将误差信号进行积分运算，以消除高频噪声和抑制低频误差。
积分环路滤波器的输出是一个连续的直流信号，用于控制振荡器的频率。
2.低通滤波器：低通滤波器用于滤除误差信号中的高频噪声，只保留低频成分。
低通滤波器的输出用于调节振荡器的相位。
振荡器是锁相环的另一个重要组成部分。
它根据控制信号产生输出信号，并将输出信号反馈给相位比较器，与参考信号进行比较。
根据比较结果，振荡器调整输出信号的频率和相位，使其逐渐与参考信号同步。
根据不同的应用场景，锁相环还可以加入除频器（频率分频器）、数字-模拟转换器等辅助功能，以实现更复杂的控制任务。
总结起来，锁相环通过相位比较器对输入信号和参考信号的相位进行比较，然后通过滤波器将误差信号转换成控制信号，最后通过振荡器产生同步相位的输出信号。
锁相环原理及应用
锁相环原理及应用嘿，朋友们！今天咱来聊聊锁相环原理及应用，这可有意思啦！你看啊，锁相环就像是一个超级有耐心的协调大师。
它能让两个本来不太合拍的东西，变得和谐一致，就好比让两个舞步不太协调的人慢慢找到节奏，一起跳出优美的舞蹈。
锁相环主要由相位比较器、环路滤波器和压控振荡器这几个部分组成。
相位比较器就像是一双敏锐的眼睛，时刻盯着输入信号和反馈信号的相位差异。
环路滤波器呢，则像一个温柔的缓冲器，把那些比较器发现的小波动给抚平啦。
而压控振荡器，那可是关键角色呀，它能根据滤波器的调整，乖乖地改变自己的频率和相位，努力去和输入信号保持一致。
那锁相环都有啥用呢？哎呀，用处可多啦！在通信领域，它就像个默默无闻的幕后英雄。
比如说，手机信号的接收和发送，没有锁相环可不行呢。
它能让手机准确地锁定信号频率，让我们能清晰地通话、流畅地上网。
再想想那些高级的音响设备，锁相环在里面也发挥着大作用呢！它能让声音更加稳定、清晰，不会有那种让人不舒服的杂音。
就好像给声音穿上了一件合身的衣服，让它变得更加好听。
还有啊，在一些精密的测量仪器中，锁相环也是不可或缺的。
它能让测量结果更加准确可靠，就像给测量加上了一把精准的锁。
咱就说，这锁相环是不是很神奇？它就像一个小小的魔法盒子，里面蕴含着大大的能量。
它能让各种电子设备变得更加出色，给我们的生活带来那么多的便利。
而且啊，随着科技的不断发展，锁相环的应用也会越来越广泛。
说不定以后我们生活中的方方面面都离不开它呢！难道你不觉得这很令人期待吗？总之呢，锁相环原理虽然有点复杂，但它的应用真的是无处不在。
我们享受着它带来的便利，却可能都没意识到它的存在。
所以啊，大家可得好好了解了解它，感受一下这个小小的东西背后的大魅力呀！。
锁相环及频率合成器的原理及电路设计方案介绍
锁相环及频率合成器的原理及电路设计方案介绍引言锁相环简称PLL,是实现相位自动控制的一门技术，早期是为了解决接收机的同步接收问题而开发的，后来应用在电视机的扫描电路中。
由于锁相技术的发展，该技术已逐渐应用到通信、导航、雷达、计算机到家用电器的各个领域。
自从20世纪70年代起，随着集成电路的发展，开始出现集成的锁相环器件、通用和专用集成单片锁相环，使锁相环逐渐变成一个低成本、使用简便的多功能器件。
如今，PLL技术主要应用在调制解调、频率合成、彩电色幅载波提取、雷达、FM立体声解码等各个领域。
随着数字技术的发展，还出现了各种数字PLL器件，它们在数字通信中的载波同步、位同步、相干解调等方面起着重要的作用。
随着现代电子技术的飞快发展，具有高稳定性和准确度的频率源已经成为科研生产的重要组成部分。
高性能的频率源可通过频率合成技术获得。
随着大规模集成电路的发展，锁相式频率合成技术占有越来越重要的地位。
由一个或几个高稳定度、高准确度的参考频率源通过数字锁相频率合成技术可获得高品质的离散频率源。
1 锁相环及频率合成器的原理1.1 锁相环原理PLL是一种反馈控制电路，其特点是：利用外部输入的参考信号控制环路内部振荡信号的频率和相位。
因PLL可以实现输出信号频率对输入信号频率的自动跟踪，所以PLL通常用于闭环跟踪电路。
PLL在工作的过程中，当输出信号的频率与输入信号的频率相同时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是PLL名称的由来。
PLL通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成，PLL组成的原理框图如图1所示。
PLL中的鉴相器又称为相位比较器，它的作用是检测输入信号和输出信号的相位差，并将检测出的相位差信号转换成uD（t）电压信号输出，该信号经低通滤波器滤波后形成压控。
锁相环原理及应用
锁相环原理及应用锁相环（Phase-Locked Loop，PLL）是一种电子电路，主要用于调整频率和相位，使其与输入信号同步，并用来提供高精度的时钟和频率合成。
锁相环的原理是通过不断比较参考信号和输出信号的相位差，并通过反馈控制来调整输出信号的频率和相位，使输出信号与参考信号保持稳定的相位关系。
锁相环通常由相位比较器、低通滤波器、控制电压发生器、振荡器等组成。
锁相环的工作过程可以简单描述为以下几个步骤：1.相位比较：输入信号与参考信号经过相位比较器，比较它们之间的相位差。
2.滤波调整：比较结果经过低通滤波器，得到一个控制电压，该控制电压用于调整振荡器的频率和相位。
3.振荡器反馈：通过控制电压调整振荡器的频率和相位，使输出信号与参考信号保持稳定的相位关系。
4.输出信号：输出信号作为锁相环的输出，可以用于时钟同步、频率合成等应用。
锁相环具有许多应用。
以下是一些常见的应用案例：1.时钟同步：在数字系统中，锁相环常用于同步时钟信号，确保各个子系统的时钟一致，避免数据传输错误和时序问题。
2.频率合成：通过锁相环可以将一个低频信号合成为一个高频信号，常用于通信系统、雷达、音视频处理等领域。
3.相位调制和解调：锁相环可以用于实现相位调制和解调，常用于无线通信系统和调制解调器等。
4.频率跟踪和捕获：锁相环可以自动跟踪输入信号的频率变化并调整输出信号的频率，用于跟踪和捕获频率变化较快的信号。
锁相环的优点是可以实现高精度的频率和相位调整，对于精密测量、通信系统等需要高稳定性、高精度的应用非常重要。
然而，锁相环也存在一些局限性，比如锁定时间相对较长，对噪声和干扰较敏感，需要合适的滤波器和设计来提高性能。
综上所述，锁相环是一种基于反馈控制的电子电路，通过比较输入信号和参考信号的相位差来调整输出信号的频率和相位。
它在时钟同步、频率合成、相位调制解调、频率跟踪捕获等应用中起到重要作用。
锁相环的原理和应用对于理解和设计高精度的电子系统非常关键。
锁相环调制解调心得体会
锁相环调制解调心得体会锁相环调制解调是现代通信领域应用最广泛的一种数字信号处理技术。
在我刚开始学习这一领域的时候，对于锁相环调制解调，我一度感到十分困惑，不知道具体应该从哪里下手。
经过一段时间的学习，我逐渐掌握了一些基本的知识和技巧，并在实践中得到了不少经验。
首先，我认为了解信号的基本特征是十分关键的。
锁相环调制解调是一种对信号进行分析和处理的方法，因此了解信号的基本特征对于我们应用这种方法起着至关重要的作用。
在了解基本特征的基础上，我们可以更加深入地理解信号的各个方面，并对其进行更加精细的处理。
其次，我发现在锁相环调制解调中，实践是最好的老师。
理论知识虽然重要，但只有通过实践，才能真正了解其应用场景、优缺点以及操作技巧。
同时，在实际操作中，我们还需要具备耐心和细心，对于一些微小的细节要有足够的认真和耐心。
只有这样，才能在锁相环调制解调中取得更好的效果。
此外，我认为对于一些难以理解的概念，我们不妨多使用一些图表来辅助理解。
由于锁相环调制解调涉及到的一些概念比较抽象，通过图表的形式可以更好地展示进程和结果，帮助我们更加清晰地认识问题和解决问题。
最后，我认为一个好的锁相环调制解调工程师需要具备的能力包括：良好的数学基础、较强的编程能力、不断更新和拓展知识体系的意识、勇于尝试新的技术与方法的精神等。
只有在掌握这些基本能力的基础上，我们才能在锁相环调制解调领域不断突破和切实进步。
总之，锁相环调制解调是一种十分重要的数学工具，在通信系统的设计和分析过程中起到了至关重要的作用。
我在掌握一些基本知识，并通过实际操作中积累经验后，深刻的认识到其重要性。
只要我们不断总结、不断尝试，我们就可以在锁相环调制解调中开拓新的局面！。
XS128PWM调试心得
XS128PWM调试心得某S128PWMPWM脉冲宽度调制模块，对pwm编程，首先是初始化。
初始化时先关闭所有通道，设置级联方式，预分频，时钟选择，接着是控制波形的输出即极性选择，对齐方式选择，波形周期，占空比设置，最后就是使能。
在MC9S12某S128中PORTP与PWM复用，还要注意某S128只有7个通道,分别为PWM0PWM1PWM2PWM3PWM4PWM5PWM7,这点大家在编程时要注意,特别是在使用PWM级联时。
级联后占空比可更精确的调制。
//功能说明：MC9S12某S128--PWM例程//使用说明：实现通道3(PTP3)输出频率为1KHz，占空比为50%的方波，用示波器观察voidPLL_Init(void)//PLLCLK=2某OSCCLK某(SYNR+1)/(REFDV+1){//锁相环时钟=2某16某(2+1)/(1+1)=48MHzREFDV=1;//总线时钟=48/2=24MHzSYNR=2;while(!(CRGFLG&0某08));CLKSEL=0某80;//选定锁相环时钟}//-----PWM初始化程序------//voidPWM_Init(void){PWME_PWME3=0某00;//禁止PWMPWMPRCLK=0某33;//00110011A=B=24M/8=3M时钟预分频寄存器设置PWMCLK_PCLK3=1;//PWM3-----SB时钟源的选择PWMSCLB=15;//SB=B/2/15=100k时钟设置PWMPOL_PPOL3=1;//极性设置PWMCAE_CAE3=0;//对齐方式设置，左对齐方式PWMCTL=0某00;//不级联PWMPER3=100;//SB/100=1K周期寄存器设置PWMDTY3=50;//Dutycycle=50%占空比寄存器设置PWME_PWME3=1;//使能PWM}//-----------------主函数--------------------//voidmain(void){/某putyourowncodehere某/PLL_Init();PWM_Init();EnableInterrupt;for(;;){_FEED_COP();/某feedthedog某/}}注:1.16位的和8位的最大的区别不是周期长短或者是占空比大小什么的。
锁相环中的频率间隔
锁相环中的频率间隔介绍在现代的通信系统、电子设备以及科学实验中，频率的精准控制是十分重要的。
而锁相环（Phase-Locked Loop，简称PLL）作为一种常用的频率合成和时钟恢复技术，被广泛应用于各种领域。
在锁相环中，频率间隔是一个关键指标，它对于系统的性能、稳定性以及应用范围都有着直接影响。
一、频率间隔的定义与意义频率间隔是指锁相环中两个相邻频率之间的差值。
在锁相环的工作中，频率间隔的确定与系统的设计有着密切关系。
它通常被用来描述锁相环的带宽、响应速度以及相位噪声等性能。
1.1 频率间隔的定义频率间隔可以用公式来表示，假设有两个相邻频率f1和f2，则频率间隔Δf定义如下：Δf=|f1−f2|1.2 频率间隔的意义频率间隔反映了锁相环对频率变化的敏感程度。
较小的频率间隔意味着锁相环对频率变化更加敏感，能够更快地跟踪输入信号的频率变化。
而较大的频率间隔则意味着锁相环对频率变化的响应相对较慢。
二、影响频率间隔的因素频率间隔的大小受到多种因素的影响，下面将介绍几个主要的因素。
2.1 系统带宽锁相环的带宽是一个重要的参数，它决定了系统的响应速度。
带宽越大，系统的响应越快，频率间隔也就越小。
2.2 相位检测器的灵敏度相位检测器用于将输入信号的相位与参考信号的相位进行比较，对相位差进行检测。
相位检测器的灵敏度越高，可以更准确地检测相位差，从而实现更小的频率间隔。
2.3 频率合成器的分频因子频率合成器用于生成所需的频率，其中的分频因子决定了输出频率与输入频率之间的倍数关系。
较高的分频因子可实现更小的频率间隔。
三、改善频率间隔的方法为了改善频率间隔，提高锁相环的性能，可以采取以下方法。
3.1 增大系统带宽通过增大锁相环的带宽，可以提高系统的响应速度，从而实现较小的频率间隔。
但是带宽增大过程中需要注意系统的稳定性，过高的带宽可能引入过多的噪声。
3.2 优化相位检测器相位检测器是锁相环中的核心组件，优化相位检测器的设计，提高其灵敏度和准确性，可以实现更小的频率间隔。
锁相技术学习心得体会
频率跟踪和相位跟踪。
环路原理:
输入信号为中频采样信号:s(t)?Ad(t)cos(2?fit??i)?n(t) f i 为输入信号频率; n( t ) 为加性高斯白噪声。
数控振荡器的输出两路正交信号别离为: I(t)?cos(2?fct??c) Q(t)?sin(2?fct??c) 积分- 清除器以后的两路信号可别离表示为
锁相环路各组成部份：
模拟锁相环要紧由相位参考提取电路、压控振荡器、相位比较器、操纵电路等组成。压控振荡器输出的是与需要频率很接近的等幅信号，把它和由相位参考提取电路从信号中提取的参考信号同时送入相位比较器，用比较形成的误差通过操纵电路使压控振荡器的频率向减小误差绝对值的方向持续转变，实现锁相，从而达到同步。
分数分几回率合成器那么是最近几年来显现的一种新技术，它与传统的整数分几回率合成器相较具有频率分辨率高、相位噪声低等优势。
本文介绍了锁相环和频率合成技术的基础理论，并对分数分几回率合成器及其实现技术进行了探讨。
环路滤波器是频率合成器能稳固工作的输出低相位噪声、低杂散信号的关键部件，本文给出了环路滤波器的具体计算方式，并通过实验证明了其可行性。
关键词：锁相环;频率合成器;相位噪声;杂散;环路滤波器
二、设计（论文）任务和要求（包括说明书、论文、译文、计算程序、图纸、作品等数量和质量等具体要求）
谈谈个人对XS128上锁相环、频率的一些见解
OSC、FOSC、OSCCLK：我认为这三者一样，是振荡器频率，即是我们外加晶振频率SYNR 时钟合成寄存器VCOFRQ[7:6]：不知道，跪求高人解答！！！SYNDIV[5:0]：不知道，跪求高人解答！！！REFDV时钟分频寄存器REFFRQ[7:6]：不知道，跪求高人解答REFDIV[5:0]：不知道，跪求高人解答FVCO：应该是系统频率（有错请更正）FPLL、PLLCLK：我认为是一样的，即锁相环频率FBUS、Bus Clock：我认为是一样的，即总线频率POSTDIV：貌似是分频控制，应该是控制FVCO和PLLCLK的分频比，一般设置为0，这时FPLL= FVCO/1=FVCO初步设想：1、FVCO= 2*FOSC*(SYNDIV + 1)/(REFDIV + 1)，我认为OSC、FOSC、OSCCLK都是一样的，即晶振频率2、FPLL= FVCO/(2 × POSTDIV)，FPLL应该和PLLCLK一样，都是锁相环频率，POSTDIV等于0时默认为分子为1，即FPLL= FVCO/1=FVCO3、FBUS= FPLL/2，FBUS为总线时钟频率所以综合起来就有：FBUS=[2*FOSC*(SYNDIV + 1)/(REFDIV + 1)]/2=FOSC*(SYNDIV + 1)/(REFDIV + 1)再看看龙丘80MHz的超频源代码void SetBusCLK_80M(void){CLKSEL=0X00; //disengage PLL to systemPLLCTL_PLLON=1; //开启锁相环SYNR =0xC0 | 0x09; //我理解，SYNR只是低6位有效，所以经过运算后SYNR=9REFDV=0x80 | 0x01; //我理解，REFDV只是低4位有效，所以经过运算后REFDV=1 POSTDIV=0x00; //POSTDIV=0x00=0，则FPLL=FVCO=PLLCLK，所以PLLCLK=FVCO=2*16*(1+9)/(1+1)=160MHz;_asm(nop); //所以总线时钟BUS CLOCK=PLLCLK/2=80MHz_asm(nop);while(!(CRGFLG_LOCK==1)); //when pll is steady ,then use it;CLKSEL_PLLSEL =1; //engage PLL to system;}好了，个人意见发表完毕，有错误的请更正，别扔砖头哈砖头我自己仍就行了很容易看明白的，例如VCOFRQ[7:6]——表示XXXX寄存器中的高2位7，6，代表VCOFRQ 功能设置的数据；SYNDIV[5:0]——表示XXXX寄存器中的低6位5，4，3，2，1，0，代表SYNDIV 功能的设置参数。
锁相环笔记
什么是锁相环呢？MCU的支撑电路一般需要外部时钟来给MCU提供时钟信号，而外部时钟的频率可能偏低，为了使系统更加快速稳定运行，需要提升系统所需要的时钟频率。
这就得用到锁相环了。
例如MCU用的外部晶振是16M的无源晶振，则可以通过锁相环PLL把系统时钟倍频到24M，从而给系统提供更高的时钟信号，提高程序的运行速度。
51单片机，A VR单片机内部没有锁相环电路，其系统时钟直接由外部晶振提供。
而XS128内部集成了锁相环电路，其系统时钟既可由外部晶振直接提供，也可以通过锁相环倍频后提供，当然，还有由XS128内部的时钟电路来提供（当其它来源提供的系统时钟不稳定时，内部时钟电路就起作用了，也就是自时钟模式）。
锁相环作为一个提供系统时钟的模块，是一个基本的模块，几乎每次编程序都得用到。
下面记一下怎样配置锁相环来设定想要的系统时钟。
锁相环PLL、自时钟模式和前面说的实时中断RTI、看门狗COP都属于系统时钟与复位CRG中的模块，固前面用到的寄存器，这里有些会再用到。
在程序中配置锁相环的步骤如下：第一、禁止总中断；第二、寄存器CLKSEL的第七位置0，即CLKSEL_PLLSEL=0。
选择时钟源为外部晶振OSCCLK，在PLL程序执行前，内部总线频率为OSCCLK/2。
CLKSEL_PLLSEL=0时，系统时钟由外部晶振直接提供，系统内部总线频率=OSCCLK/2（OSCCLK为外部晶振频率）。
CLKSEL_PLLSEL=1时，系统时钟由锁相环提供，此时系统内部总线频率=PLLCLK/2 （PLLCLK为锁相环倍频后的频率）。
第三、禁止锁相环PLL，即PLLCTL_PLLON=0。
当PLLCTL_PLLON=0时，关闭PLL电路。
当PLLCTL_PLLON=1时，打开PLL电路。
第四、根据想要的时钟频率设置SYNR和REFDV两个寄存器。
SYNR和REFDV两个寄存器专用于锁相环时钟PLLCLK的频率计算，计算公式是：PLLCLK=2*OSCCLK*(SYNR+1)/(REFDV+1)其中，PLLCLK为PLL模块输出的时钟频率；OSCCLK为晶振频率；SYNR、REFDV 分别为寄存器SYNR、REFDV中的值。
简述锁相环的作用
简述锁相环的作用
锁相环是一种常见的控制系统，它在许多领域都有广泛的应用。
它的作用是通过自动调整输出信号的相位和频率，使其与输入信号保持同步，从而实现信号的稳定和精确控制。
锁相环在通信系统中起着重要的作用。
在无线通信中，锁相环可以实现信号的调制和解调，确保信号的传输质量。
它可以自动调整发射信号的相位和频率，使其与接收信号保持同步，从而有效地减少信号失真和干扰。
在光纤通信中，锁相环可以实现光信号的相位同步和频率稳定，提高数据传输的可靠性和速度。
锁相环在测量和仪器领域也扮演着重要的角色。
在频率计和频谱分析仪等仪器中，锁相环可以实时跟踪和测量信号的频率和相位，确保测量结果的准确性和稳定性。
在高精度仪器中，锁相环可以实现信号的精确控制和同步，提高仪器的测量精度和稳定性。
锁相环在信号处理和控制系统中也有广泛的应用。
在音频处理中，锁相环可以实现音频信号的时钟同步和频率锁定，提高音频信号的质量和清晰度。
在自动控制系统中，锁相环可以实现系统的反馈控制，使系统的输出信号与输入信号保持同步，实现精确的控制和调节。
锁相环作为一种重要的控制系统，在通信、测量和仪器、信号处理和控制系统等领域都有广泛的应用。
它通过自动调整输出信号的相
位和频率，使其与输入信号保持同步，实现信号的稳定和精确控制。
锁相环的作用不仅体现在技术和工程层面，更体现了人类对信号控制和调节的追求和需求，为各行各业的发展提供了强有力的支持。
锁相环实现倍频的原理是什么？锁相环的组成及倍频的三种方法解析
锁相环实现倍频的原理是什么？锁相环的组成及倍频的三种方法解析锁相环的组成部分锁相环主要由压控振荡器，鉴相器，低通滤波器，以及参考频率振荡器组成。
压控振荡器主要实现电压与频率的变换，鉴相器主要实现把压控振荡器的频率与参考频率振荡器的频率进行比较。
低通滤波器主要是滤除信号中的高频分量，参考频率振荡器提供参考频率。
锁相环是如何实现倍频的？原理是什么？当锁相环处于锁定状态时，鉴相器（PD）的两输入端一定是两个频率完全一样但有一定相位差的信号。
如果它们的频率不同，则在压控振荡器（VCO）的输入端一定会产生一个控制信号使压控振荡器的振荡频率发生变化，最终使鉴相器（PD）的两输入信号（一个是锁相环的输入信号Vi，一个是压控振荡器的输出信号V o）的频率完全完全一样则环路系统处于稳定状态。
倍频电路
基于此原理，如果在VCO之后，加一个分频器（n分频），在反馈回锁相环输入端，此时输出信号为原来的n倍。
倍频的三种方法1、傅里叶法
这是一种最简单的模拟信频方式及它采用了傅里叶级数。
每一个周期性的信号能定义为一个基频及它的谐波部分的和。
如果你变换振荡器的正弦波输出为方波，那么你能用下面的关系式：
下一步你必须选择这正确的次谐波。
你用一个带通滤波器去衰减其它部分来选择要的部分。
注意：此法仅适用于低频。
2、锁相环法
这是一种最简单的倍频方法。
在这个方法中，输出频率不是直接是基准频率的倍频，但出。
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OSC、FOSC、OSCCLK：我认为这三者一样，是振荡器频率，即是我们外加晶振频率
SYNR 时钟合成寄存器
VCOFRQ[7:6]：不知道，跪求高人解答！！！
SYNDIV[5:0]：不知道，跪求高人解答！！！
REFDV时钟分频寄存器
REFFRQ[7:6]：不知道，跪求高人解答
REFDIV[5:0]：不知道，跪求高人解答
FVCO：应该是系统频率（有错请更正）
FPLL、PLLCLK：我认为是一样的，即锁相环频率
FBUS、Bus Clock：我认为是一样的，即总线频率
POSTDIV：貌似是分频控制，应该是控制FVCO和PLLCLK的分频比，一般设置为0，这时FPLL= FVCO/1=FVCO
初步设想：
1、FVCO= 2*FOSC*(SYNDIV + 1)/(REFDIV + 1)，我认为OSC、FOSC、OSCCLK都是一样的，即晶振频率
2、FPLL= FVCO/(2 × POSTDIV)，FPLL应该和PLLCLK一样，都是锁相环频率，POSTDIV等于0时默认为分子为1，即FPLL= FVCO/1=FVCO
3、FBUS= FPLL/2，FBUS为总线时钟频率
所以综合起来就有：FBUS=[2*FOSC*(SYNDIV + 1)/(REFDIV + 1)]/2=FOSC*(SYNDIV + 1)/(REFDIV + 1)
再看看龙丘80MHz的超频源代码
void SetBusCLK_80M(void)
{
CLKSEL=0X00; //disengage PLL to system
PLLCTL_PLLON=1; //开启锁相环
SYNR =0xC0 | 0x09; //我理解，SYNR只是低6位有效，所以经过运算后SYNR=9
REFDV=0x80 | 0x01; //我理解，REFDV只是低4位有效，所以经过运算后REFDV=1 POSTDIV=0x00; //POSTDIV=0x00=0，则FPLL=FVCO=PLLCLK，所以PLLCLK=FVCO=2*16*(1+9)/(1+1)=160MHz;
_asm(nop); //所以总线时钟BUS CLOCK=PLLCLK/2=80MHz
_asm(nop);
while(!(CRGFLG_LOCK==1)); //when pll is steady ,then use it;
CLKSEL_PLLSEL =1; //engage PLL to system;
}
好了，个人意见发表完毕，有错误的请更正，别扔砖头哈
砖头我自己仍就行了
很容易看明白的，例如VCOFRQ[7:6]——表示XXXX寄存器中的高2位7，6，代表VCOFRQ 功能设置的数据；SYNDIV[5:0]——表示XXXX寄存器中的低6位5，4，3，2，1，0，代表SYNDIV 功能的设置参数。
几乎所有厂家单片机的说明都是这样标示的。
[7:6]表示这个寄存器的高7，6位的设置——相当于0bxxnnnnnn，[5:0]表示这个寄存器的低5～0位的设置——相当于0bnnxxxxxx。
x是设置位，n不是此参数的设置位。